デゞタル回路の基瀎に関する孊校ノボシビルスク-わかりたした、クラスノダルスク-準備をしたす







10月2日から5日にかけお、ノボシビルスクでデゞタル回路、アヌキテクチャ、およびVerilogの䜿甚の基瀎に関する孊校が開催されたした。 むベントの正匏名称ノボシビルスク州立工科倧孊で開催されたXIV囜際科孊技術䌚議「電子蚈枬の実際の問題」APEP-2018のIEEE䞻催で開催された孊郚生および倧孊院生向けの孊校。







このむベントは䞻に次の人を察象ずしおいたす。









お知らせ同様の孊校が11月6日から9日たで、シベリア連邊倧孊宇宙情報技術研究所IKIT SFUで蚈画されおいたす。 孊校は、M.F。Reshetnevにちなんで名付けられたAIS ISの蚭蚈゚ンゞニアである倧孊院生であるAlina Leskovskayaず、同僚のDmitry VlasovずBoris Dudkinによっお運営されたす。 登録のお問い合わせ leskovskayaav@yandex.ru







あなたの立堎が少なくずも「ゞュニアFPGA開発者」のように思える堎合、この投皿では自分にずっお新しいこずは䜕も孊ばない可胜性が高いでしょう。 それ以倖の人は、猫にようこそ。







なぜそれが必芁ですか



か぀お高校時代、これらの行の著者はVerilogたたはVHDLを䜿甚せずにコンピュヌタヌアヌキテクチャを研究したした。「コンピュヌタヌ」ず呌ばれるブラックボックスが倚くの小さなブラックボックスに配眮されおいる講矩に参加したす。メモリヌ」など しかし、それらは䟝然ずしおブラックボックスのたたです。内郚で「䞊昇」したり、デバむスを「倉曎」するこずはできたせん。 コヌスは終了したすが、「䞍明瞭な内郚構造の魔法の本質」で䜜業しおいるず感じおいたす。 最良の堎合、それらを構成できたすプログラム。 私の頭の䞭にはデゞタル䞖界の党䜓像はありたせん。 内郚でどのように機胜するのか理解できたせん。 優れた゚ンゞニアず「過ぎ去った」ずを区別するその理解。







完党な党䜓像を埗るには、孊習したデバむスを倉曎しお独自のデバむスを䜜成できる必芁がありたす。 そしおここで、VerilogたたはVHDLは、ハヌドりェアでテストするためのFPGAを備えたレスキュヌ、シミュレヌション゜フトりェア、および安䟡なデバッグボヌドです。 簡単なプロセッサヌ schoolMIPS は、1〜2晩で䜜成できたす。 そしお、これはロケット科孊ではなく、魔法でもありたせん。







デゞタル䞖界の党䜓像を念頭に眮いお、あなたの人生を超小型回路の開発ず結び぀ける必芁はたったくありたせん。 しかし、「魔法の読曞箱」の仕組みを本圓に理解しおいる人は、 ひどい 遅いプログラムを曞くこずはないず思いたす。 平行線を匕きたす。クロヌれットの䞭に暪たわるハンマヌずドリルは倧工にはなりたせん。 同時に、釘を打ち蟌むこずができ、これらのツヌルが必芁な理由、ハンマヌを䜿甚する䟡倀がある堎合、顕埮鏡を代わりに䜿甚しない理由、専門家に連絡する必芁がある理由を理解しおいたす。







孊校プログラム



孊校での仕事は実践志向でした。 HHで説明されおいるすべおの問題を4日間の理論ず実践にたずめるこずは非垞に困難です。 したがっお、この目暙は蚭定されおいたせん。 理論党䜓は、緎習に必芁な量でのみ䞎えられたした。 したがっお、以前に本を開いたこずのない人にずっおは容易ではありたせんでした。







1日目



•ハヌドりェア蚘述の蚀語ずそれが必芁な理由

•FPGAずは

•組み合わせロゞックの基本

•基本的なロゞック゚レメントずVerilogの説明

•テスト環境テストベンチ

•シミュレヌタIcarus Verilog、Modelsimを䜿甚しお組み合わせ回路の動䜜を確認する

•組み合わせ回路、Intel QuartusおよびXilinx Vivadoのグラフィックむンタヌフェむスの合成

•FPGAに実装されたずきに合成される組み合わせスキヌムは䜕ですか

•デバッグボヌドのプログラミング

•デバッグボヌド䞊のプロゞェクトの怜蚌

•Makefileの基瀎ず非プロゞェクトモヌドでの䜜業

•マルチプレクサずVerilog HDLの説明甚メ゜ッド

•デマルチプレクサずVerilog HDLでの説明方法

•ケヌススタディ7セグメントむンゞケヌタヌの操䜜

•Verilog HDLでの条件付きコンパむル







2日目



•組み合わせ回路ず信号䌝播時間

•クロックおよび盎列回路

•Verilog HDLのさたざたなタむプの割り圓お

•さたざたなバリ゚ヌションのDトリガヌずVerilogでの実装非同期および同期リセット、曞き蟌み蚱可ポヌト

•FPGA実装で合成される順序回路は䜕ですか

•登録ずその実装

•カりンタヌずその実装

•動的および静的な芏埋

•準安定性ずシンクロナむザヌ

•䞍芁なラッチ、結果、および回避方法

•有限状態マシンMuraおよびMiles

•遷移図の圢匏でのマシンのプレれンテヌション

•Verilog HDLでのマシンの実装

•耇雑なオヌトマトンの蚭蚈ぞの䞀般的なアプロヌチ

•Verilogの超音波距離センサヌのむンタヌフェむスモゞュヌルの段階的な実装







3日目



•独立した仕事。 FPGA甚の4x4キヌボヌドむンタヌフェむスモゞュヌルの実装

•独立した仕事。 FPGA蚈算機の実装







4日目



•パむプラむンの基瀎

•アヌキテクチャずマむクロアヌキテクチャ

•MIPSアセンブラヌの開発の基本

•MARSシミュレヌタヌを䜿甚する

•schoolMIPSの䟋で最も単玔なシングルサむクルプロセッサを蚭蚈する

•デヌタパスおよび制埡デバむス

•プログラムをコンパむルし、シミュレヌタヌずデバッグボヌドでプロセッサヌを起動する

•独立した仕事。 プロセッサぞの新しい呜什のサポヌトの远加







玠材



すべおのコヌス資料スラむド、スクリプト、゜ヌスコヌド、文献はオンラむンで入手できたす github 、 远加資料 。 スラむドは、倚くのテキストがある堎合、オフラむンの資料を簡単に理解できるように、疑わしいスタむルで蚭蚈されおいたす。







実甚的で独立したタスクは、䞻にIntel MAX10 FPGAを搭茉したTerasic DE10-Liteマザヌボヌドで実行されたした 。 たた、 Digilent Nexys 4 DDRがあり、ザむリンクスVivadoでの䜜業を䟋瀺したした。 たれな䟋倖を陀き、サンプルは、DE10-LiteずNexys 4 DDRの䞡方を䜿甚できるように準備されおいたす。 Intel FPGAボヌドを䜿甚するこずを遞択したのは、次の理由によるものです。









ビデオはどうですか



むベントが発衚されたずき、私は攟送やビデオ録画を敎理するリク゚ストを受け取り始めたした。 残念ながら、これは私が遞んだ孊校組織の圢匏には適合したせんでした。 そのような講矩はありたせんでしたいく぀かのスラむド、そしお緎習。 質問がありたす-私たちは分析し、絶えず察話し、 面癜いゞョヌク 芳客の呚りを移動したす。 カメラで䜜業するこずず、芳客ずの生産的な接觊を構築するこずの間で遞択しお、私は埌者を遞びたした。 これがどのように起こったのかは、刀断する孊生次第です。 理解しお扱っおください。







私も欲しい



あなたは生埒に知識を䞎えるこずに興味のある先生ですか それずも、先生が教えたかどうかにかかわらず、あなたはこの知識を埗たいず思っおいたすか この堎合、むベントに参加できなかったずしおも、察象の自己習埗および/たたはトレヌニングコヌスの構築/倉曎に必芁なすべおの情報がありたす。









誰かがあなたのずころに来お「良い」こずをするこずを期埅しないでください。 あなたが孊生ならあなたの知識、そしおあなたが教垫ならあなたの孊生の知識はあなたの努力に99䟝存しおいたす。







私は自分のために䜕に耐えたしたか





謝蟞





孊校レビュヌ



アンナ・カズミナ

4日間<...> FPGAベヌスの開発技術に没頭し、実際の生産で珟代䞖界でFPGAを䜿甚するずいう私の考えを完党に倉えたした。 以前は、教育プロセスで、問題の解決をスピヌドアップするためだけにFPGAを䜿甚しおいたしたが、今ではマむクロアヌキテクチャ開発にマむクロコントロヌラヌを䜿甚する方法を孊びたした<...>この孊校は本圓に興味があり、この方向で開発する予定です。 そのようなむベントをもっず







オレシャ・ラチェンチェンコ

NSTUで同様の孊校が開催されたチヌムに感謝したす。 FPGAプログラミングに「真っ向から取り組み」、他の開発者がQuartus、ModelSimをどのように䜿甚しおいるか、たた、Vivadoなどに぀いお知り合う機䌚をいただきありがずうございたす。 この4日間で、叀い知識を統合し、たずえばMIPSに぀いおの倚くの新しいこずを孊びたした。 <...>習埗した知識を仕事に応甚できたす。これは最近FPGAプログラミングず密接に関連しおいたす







ノラディスラフ・メむダヌ

おそらく、限られた時間のために、資料を最初に理解するのに十分な情報を提䟛できたこずに泚意しおください。 個人的には、ハヌドりェアプログラミング蚀語の基本的な知識がありたした。 しかし、私にずっおの䞻な消耗は、䞀般的なプログラミングの展望の倉化です。 今、私は以前からおなじみのものを異なる角床から芋お、これらたたはそれらのモゞュヌルを異なる方法で実装する方法のアむデアを持っおいたす







アントン・ナパシェフスキヌ

この4日間で、私はFPGAプログラミングをたったく異なる方法で、Verilogハヌドりェア蚘述蚀語で、そしお珟圚FPGAを䜿甚しお芋おきたした。 FPGAずデゞタル回路に関する初期レベルの知識私は倧孊でさらに4幎間研究し、

最も単玔な組み合わせスキヌムずシヌケンシャルスキヌムには問題はありたせんでしたが、

たすたす耇雑で興味深いものが登堎し、最終的にはカヌネルをプログラミングしたした

MIPS この孊校の倧きな利点は、膚倧な量の緎習でした。







ミハむル・キレ゚フ

APEP-2018の「物理孊からチップたで」の孊校では、Verilogを䜿甚する際に次の教矩が抂説されたした。

ハリスの本をマスタヌする必芁がありたす。 このトピックには、コヌドを蚘述するずきに倚くの萜ずし穎がありたす-たったく同じロゞックの芳点からブロックはさたざたな方法で合成できたす<...>シミュレヌションは、開発よりも合成よりもはるかに倚くの可胜性を䞎えたす-波圢に泚意を払っおください。 私のプロずしおのキャリアでは、さたざたなメヌカヌのさたざたなFPGAラむンを䜿甚する必芁がありたす。<...>将来の時間を節玄したすスクリプトずメむクファむルの䜜成。 実甚的な芳点から、いく぀かの基本的なシヌケンシャルおよび組み合わせパタヌンが怜蚎されおいたす。 コンベア、4x4キヌボヌド、ステヌトマシンの䟋、最も単玔なMIPSアヌキテクチャなどのタスク。







Z.Y. この孊校に぀いお知り、開始の12時間前にサむンアップしたした。このむベントに参加したこずを埌悔したせんでしたが、ハリスの本を読んだ方がパフォヌマンスはずっず高くなりたす。








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