バイナリテクノロジーの紹介

情報技術の始まりは少し、2番目はキュービット、そして暗い森です。 以下の目的は、境界条件によって情報の最小単位としてビットを定義することにより、初期ITスキャンを提供することです。



「/ Logic / IT」フォルダを開き、その中に「バイナリ技術」ディレクトリを作成し、論理的真実の一貫した基準の代わりに「シャットダウン問題」を処方します。その究極の解決策は、その実装の正確性についてプログラムを完全にテストする可能性です。

1.ビット深度

そのため、周囲にはほんの少ししかなく、何かをする必要があります。 最初にそれらをどうする必要がありますか？ おそらくメモリの最小単位でパックします。 ITのメモリから離れることはありません。何らかの方法で構造化する必要があり、これを行う最も簡単な方法は、同じビット深度のセルの線形シーケンスの形式でメモリを表示することです。 メモリが情報システムの空間（静的）側面を決定する場合、一時（動的）プロセスは、ターゲットタスクとは無関係に、メモリを更新するための一連のアクションとして表すことができるプロセスに関連付ける必要があります。 したがって、メモリとそれを制御するデバイスがあり、情報処理プロセスのダイナミクスを設定し、デバイスがメモリと相互作用する方法を決定する隣接する情報構造を備えています。 かなり豊富なアーキテクチャは、階層管理構造を前提としています。その機能デバイスの潜在的な多様性をすべて考慮して、バイナリテクノロジの開発の最初のステップでは、正式な言語を介してシステム全体の機能を確保できるような制御デバイスの定義が必要です。つまり、プロセッサが必要です。 適度にリッチな情報システムは、単一のプロセッサで制御できますが、このプロセスは典型的なものとは見なされませんが、情報処理における「分業」は常に歓迎されるためです。 タスクの複雑さが増すにつれて、この数を1から、たとえば1マイルのプロセッサ（分散コンピューティング）に増やして、独自の制御階層を形成できます。 シミュレートされたプロセスの複雑さがこの「ポストマン」の能力を超える場合（たとえば、チェスでオプションのツリー全体をシャベルでシャベルする必要がある場合）、このレベルの問題を解決するには、量子ビットを使用して幾何学的進行を減らすために量子テクノロジーが必要になるため、最大は「ポストマン」です計算から算術へ。 したがって、バイナリ技術を使用することの妥当性の範囲を決定することが可能です。



メモリに保存されたデータを解釈する主な方法は2つあります。データそのものと、算術論理演算装置（ALU）によって実行されるコードです。ハードウェアと情報処理の抽象モデルの仲介として機能する低レベルの形式化言語を構成するデータ操作の多くの基本的な方法を定義します。 システムを管理するためのすべてのアクションは、プロセッサレジスタ間およびそれらに直接アドレス指定されるメモリと対話する内部アクションと、直接およびフィードバック接続を通じて機能コアと「環境」の間の「代謝」を実装する外部アクションに分割できます。 したがって、情報システムの設計で最も優先度の高いタスクの1つは、データの保存、交換、変換を保証する多くのアトミックアクションを定義する機械語（アセンブラー）の作成です。 これをすべて処理するデバイスは論理的で、大部分が算術演算である必要があることは明らかです。したがって、略語ALUです。



この段階では、機械語とデバイス間の通信の原理を組み合わせる無数の方法があります。 公式化の最初のステップは、機械語による情報フローの集中管理と線形および等幅のメモリ編成を組み合わせた機能システムに有効なルールを決定することです。 歴史的に、「ビットネス」の概念は、ムーアの法律によるITの急速な発展に関連してその関連性を失いました。その理由は、ムーアではなく法律が急いですべてを実行し、解決するのに必要なバラスト情報を大量に生成する必要があったためです互換性の問題。 少なくとも情報システムの組織の基本レベルでの矛盾を避けるために、ビット深度を基本定数として仮定することをお勧めします。これは、データを量子化する単一ビットの方法の可能性を提供する利点と比較して、それを自由に使用して得られる逃した機会が取るに足らないものであると想定しています。

2.メモリページ

そのため、ビット（定義済みのメモリ、プロセッサ、デバイス）の後の定義リストの次の要素としてビットネスを使用します。 「モノディスチャージ」オプションをチェックしたら、他のグローバル設定を調べて、デフォルト値を確認します。



デフォルトでは、メモリの線形編成があり、その結果、格納されているデータに番号を付けて識別する最も簡単な方法ですが、セルの内容は、状況に応じて、データまたは実行可能なコマンドのコードとして解釈できます 現在受け入れられている契約を考慮して、述語「バイナリ」および「モノビット」を付与できる情報システムのアーキテクチャを決定する主要なパラメータを設定します。



R-ビット容量（ビット単位のメモリ単位の幅）



A-アドレス指定可能なメモリユニットの数（アドレススペースの量）



C-マシン命令の数（コマンドスペースの量）



モノ放電の原理に基づいた、アーキテクチャの完全性と完全性に寄与する重要な条件を設定します。



A = C = 2 ^ R



この条件の順守とは、メモリセルが他のセルのアドレスに対応できることを意味し、実行されているアクションに関する包括的な情報も含まれます。 アドレス空間の縮小には、存在しないメモリへのリンクや、メモリ全体をアドレス指定する機能を確保するために必要な冗長情報の増加が伴います。 コマンドスペースでも同じです（将来、略語KPで示します）。



上記の基準を満たし、低レベルアーキテクチャの開発の詳細に深く入らないで明らかな他の条件はありますか？ はい、そのような状態が少なくとも1つ存在します。



R = 2 ^ N



この条件への準拠は、セル内のビット数を指定するには整数のビット数が必要であることを意味します（ここでも、記述の容易さとマシンコードの信頼性の理由から、過剰または不足は望ましくありません）。



明らかに、N = 3の256バイトのメモリはクリスマスの花輪のプログラミングにのみ適しているため、N = 4が最小許容値です。 N = 5では、ITの最新の進歩に対応するメモリ量を取得します。 しかし、プロセッサによってアドレス指定されたメモリの主な目的がマシンコード（エンジン）を格納することであり、このエンジンが操作するデータのほとんどがアドレス可能なスペースの外側に移動する必要があると仮定した場合（結果として、外部デバイスがキャリアであると仮定した場合）、この量のメモリ（ 16 GB）マシンコードはほんの一部であり、残りのスペースはデータで占められます。 おそらく、効率的なアセンブラーで記述されたN = 4のメガバイトのマシンコードで、データがアドレス空間外にある場合、本格的なオペレーティングシステムのコアを配置できます。 そのため、原則として、16ビットアーキテクチャは必要な最小リソース、つまり65,536ワードのアドレス指定可能なメモリと、プロセッサによって実行される基本アクションの完全なリストを構成する同じ数のマシン命令を提供できます。



この制限は非常に重要であり、主に少量のアドレス指定可能なメモリによって引き起こされる多くの不便を引き起こし、アドレス空間から処理されたデータを削除する必要があります。 結局のところ、彼らが「手元にある」場合、つまり、プロセッサに直接アクセスでき、外部メモリの「どこかに」配置されておらず、内部メモリに送信する必要があり、何かを実行してから返送する必要がある場合に便利です。 この瞬間は、おそらく16ビットアーキテクチャのボトルネックであり、高レベル言語の複雑さに悩まされています。その上で書かれたプログラムは、外部デバイスとのデータ交換の組織に関連するニュアンスを無視できないからです。 強調の正しい配置により、これらすべての問題を解決することができます。一般に、プログラムを書くとき、プログラマーは抽象抽象化のレベルではなく、情報処理のダイナミクスを完全に想像するのを怠りません。 この場合のプログラミングのイデオロギーは、メガビットのサイズのメモリの単一ページに収まる全体的で完全なソリューションの作成に重点をシフトすることに注意することができます-これは非常に複雑な機能を提供するためのかなりの量です。 アドレス指定可能なメモリを64キロボルトにトリミングするときに発生する問題を解決する基本的な方法は後で検討しますが、ここでは基本定数としてN = 4を採用することの利点に焦点を当てたいと思います。



まず第一に、これはコマンドスペース（KP）に関係します。ALUを従来の形式で実装するには16ビットで十分です。 したがって、最新のプロセッサのキャパシティを32に増やし、その後64に増やしても、マシン命令のシステムにはほとんど影響がなく、実際にはアセンブラは16ビットのままでした。 原則として、コマンドシステムが32ビット以上を効果的に使用する機械語を思い付くのを妨げるものは何もありませんが、実践が示すように、これを緊急に必要とするものではないため、コントロールユニットの16ビット容量をデフォルト値として使用することをお勧めします。 さらに、N = 4は追加の利便性を提供します。



R ％ N = 0



この条件への準拠とは、1つのメモリセルに[0 ... R]の範囲の整数値を配置できることを意味します（たとえば、N = 5の場合、この条件は満たされません。この場合、32ビットに等しいRは5で除算されないためです）残渣なし）。 ビット深度は基本的なパラメーターであるため、このようなプロパティは追加の利点を提供しますが、これは前の引数と比較して3番目に重要です。

3.外部RAM

したがって、基本定数として数値16を採用することで、情報処理の空間的および時間的側面の基本的な互換性、つまり、64キログラムのボリュームを持つメモリページと、同じボリュームと形式のアトミックアクションのリストが決まります。 したがって、ビット深度の概念は、この合計ボリュームとフォーマットを提供します。ゼロと1の「おridge」のメガビットで、最初はデータワードを構成する16ビットの量子で構成されています。 その結果、1つのメモリセルが他のセルのアドレスに対応できるか、現在のアクションに関する包括的な情報が含まれます。 システムアーキテクチャの実装の詳細に関係なく、ビット深度は物理プロセスからの抽象化の第1レベルで機能コンポーネントの互換性を確保し、それによりこのアーキテクチャの形式化の利便性に貢献すると想定されます。 さらに、このような制限の採用による潜在的な機会の省略は取るに足らないものであると想定されます-つまり、これらの初期リソースを合理的に管理すれば、たとえば「立派な」フレームワーク内の任意の複雑さの有効な情報モデルを作成できるという仮定から進めます。 結局のところ、データメガビットは情報リソースの量の上限ではなく、次の（具体的には、ビットと単語の後の3番目の）形式化のステップです。 シミュレートされたプロセスの複雑さは当然階層管理構造につながり、容量が組織の次の段階に関連すると仮定すると、16ビットアーキテクチャとの互換性に便利な外部RAMの量を取得します：65536 * 65536ページのメモリ= 8 GB。 一般的に受け入れられているバイトに変換すると、ご覧のとおり、この数字は現在の技術リソース消費の要件とよく一致しています。 基本的な違いは、共有メモリをプロセッサで直接アドレス指定できないこと、またはこのために2つのメモリワードを使用する必要があることです。 後者はそれ自体は問題ではありませんが、システムを構成するデバイスとプロセッサが何らかの方法でこのメモリを共有する必要があるため、その配布とアクセスには多くのニュアンスがあります。 最初にこれを行うことができる任意の方法を想定して、モノ放電の哲学に基づいて構築された情報プロセスの形式化されたモデルで考慮しなければならない重要なポイントを強調します。

4.統合システム

この時点まで、アドレス指定可能なメモリはマシンコードの保存に向けられていましたが、これはデータを保存する可能性を排除しませんでした。 しかし、これはメモリページ全体を処理するために直接機能しません。これは、少なくともその一部が処理プログラム自体によって占有される必要があるためです。 ページはデータの断片化の標準単位として受け入れられると想定されているため、この問題を何らかの形で解決する必要があります。 これを行う最も簡単な方法は、プロセッサの可視範囲に追加のページを含めることです。これは、マシンコードページに影響を与えずに外部メモリとデータを交換するためのバッファとして機能します（この場合、データを受信できるように、それぞれ2つのステータスビットを割り当てる必要がありますメモリの2つのページのいずれか、およびそれらの間で両方を駆動します）。 ページのボリュームが小さいため、このメガビットを1ワードのクォンタムに分割せずにデータを1つのフレームで送信することは技術的に難しくありません。これにより、プロセッサによる処理を目的とする大量の外部データの断片化にかかる時間がゼロになります。 また、代替テクノロジーを使用してデータを前後に駆動することなく行うことができます。これにより、外部RAMの65,536ページのいずれかを選択し、プロセッサーによって直接アドレス指定できます。 コードページでも同じことが行われると、外部メモリに保存されているプログラムを実行できるようになり、サイズが64キロスロブの制限がなくなり、4ギガスロフに拡張されます。



コード/データページを外部RAMからプロセッサでアドレス指定された領域に置き換えるための許容基準に基づいて、プロセッサを先頭とスレーブに分割することをお勧めします。 一方で、管理階層は好きなように構成できるため、この分離は任意です。 一方、システム管理の上位レベルを構成し、それを構成できる1つまたは複数のプロセッサを選択することは理にかなっています-オペレーティングシステムのカーネル、外部メモリマネージャ、BIOSの類似体、および実行可能コードのプライベートストレージに向けられたこれらのすべてのデータ置換（特に外部RAMからの不明なコード）を使用するのは望ましくない信頼性の理由からです。 実際、これらのリソースで動作するプロセスの速度と自律性の要件に応じて、情報リソースの主要なマークアップを自然に提供するために、番号16はこのために設計されています。 ここではすべてが非常に簡単です。バイナリコードがデータ操作の基礎であるという考えに基づいて、デュースを取得し、その基本的なシーケンスを記述します。



-n ^ 2 | 2 ^ n



-| 2 ^ 0 = 1



2 * 2 = 4 | 2 ^ 1 = 2



4 * 4 = 16 | 2 ^ 2 = 4



16 * 16 = 256 | 2 ^ 4 = 16



256 * 256 = 65536 | 2 ^ 16 = 65536



-ご覧のとおり、16という数字は最小許容範囲であるだけでなく、近くの「最も近いラウンド」でもあります。つまり、情報モデルの実装の詳細に入らずに、まさにそのような容量の部分に情報をパッキングする便利さを述べられます（上記の条件「R％N = 0 "、これはビット容量のリストの次のビットで観察され、256に等しい）。 上記の考慮事項から、検討中のシステム要素の自律性の程度に依存する情報処理は、プロセスの情報容量に反比例するパフォーマンス基準に従って差別化されるため、制御階層へのモノ16ビットの原則の初期開発が実際の適用可能性とよく一致することを確認することもできます- 「キャッシュ」、システムの組織のレベルによって描かれる：「第1レベルのキャッシュ」、「第2レベルのキャッシュ」、およびすべて 階層が通常であることは、いくつかの階に収まります。 R = 16の場合、次のインジケーターがあります。



レベル0キャッシュ（16ビットワイドワード）：内部メモリのアドレス指定用に設計されたプロセッサRレジスタ（ALUの物理的なローカリゼーションを超える必要がないため、相互にデータを交換する可能性が最も高い）

1次キャッシュ（64キロバイトのメモリブロック= 1メガビット）：プロセッサによる直接アドレス指定を目的とした内部メモリのページ（1つまたは2つ-複数のプロセッササイクルでページ全体が更新される可能性がある場合はそれ以上は不要）。 このタイプのメモリの頭字語を修正します-つまり、アドレス可能です。

レベル2キャッシュ（64キロページの容量を備えた外部RAM = 64ギガビット）：統合システムを構成するデバイスによって共有されるメモリ-自律ユニット、共通ベースで他のシステムと対話できる情報処理の完全なモデル（システムの観点から、ネットワークカード）システム間相互作用の可能性を提供するのはデバイスの1つにすぎず、その機能は交換プロセスを反映するように設計された同じ表現手段によって説明できます。 自律的に、オペレーティング・システム内のデータ）。

第3レベルのキャッシュ（最大64キロRAMのROM = 4ペタバイトのROM）：たとえば、世界中で撮影されたすべてのフィルムはこのサイズのハードドライブに収まるため、このレベルの情報容量は無制限と見なすことができます。 また、情報容量の次の定数インジケータを設定する、65536による次の乗算は無関係であると考えることもできます。 実際、これは特に有用ではありません。そのような大量のデータを処理することは、それらが何を対象とし、どのように構成できるかという考えを損なうからです。 さらに、このメモリは「キャッシュ」と見なすには遅すぎるため、以前のレベルとは異なり、厳密に制限する意味はありません。 4ギガスロフRAMで十分であるため、ROMのデータを頻繁にドライブする必要はなく、その逆も同様です。 計算がより多くのリソースを必要とする場合、十分な数のプロセッサを使用し、それらの間で機能負荷を効果的に分散することにより、この問題を解決するのが自然でしょう。



したがって、ビット深度に基づいて、再帰的な方法によって3レベルの抽象化が形成され、それに関連付けられたアクションの適用性の形式と境界条件を決定する列挙された言語構成のセットによって名前が付けられたプロセスのネストの構造的な深さを設定します：



0 => 1 ：アクションを量子化する主な方法を徹底的に決定する機械命令のシステム

1 => 2 ：高レベルプログラミング言語（オブジェクト指向の向きは自然であると想定されているため、外部RAMはオブジェクトの格納に特化しています）

2 => 3 ：システムクエリの言語（マクロ）-たとえば、多数のパラメーターが提供された単一のコマンドで複雑な一連のアクションを実行できるコマンドまたはアドレスバー。 実際、このレベルは、オペレーティングシステムの主要な機能の形式化の範囲と見なすことができます。

3 => 0：構成に含まれるリソースの条件付き無尽蔵性を考慮して、最初は条件付きと見なされます。 「マウスをクリックする」ことにより、あらゆる情報容量と複雑さの情報処理を使用できる1つのポイントアクションという考えに基づいて、これには、言語抽象化の以前の3つのカテゴリに含まれない名前付きアクションが含まれると考えられます。 このレベルの特異性を「鉄」レベルへの閉鎖に与えることは可能です。これについてはさらに検討します。



意味に関しては、次のレベルの正式な言語（ゼロではないが4番目と考える場合）は、自律システムのフレームワークを超えることを意味するため、結果として、システム間相互作用を整理するアクションに名前を付けるように設計する必要があります。 しかし、すでに述べたように、システム間データ交換は独自の階層構造を形成します-アナログ信号をデジタル化するための低レベルのプロトコルから始まり、World Wide Webの作業をサポートするシンプルで汎用のTCP-IPプロトコルなど-適用範囲が広がるにつれて、ソフトウェアのユニバーサル化実装はますます難しくなっています。 ネットワークメッセージの形式化には固有の特性があり、結果として独自の用語構造があることに注意してください-連続信号をデジタル化するための単純なアルゴリズムから始まり、この「ビットからのpor」を「消費」プログラム用の「食用」形式に段階的に調整し、低から高へのデータ交換を組織する原則がより複雑になるにつれて、それ自体が階層に配置されます。 — , , . , - . , TCP-IP asm-e, — C++, , — , , - . , — .



( , «») — , . , . , - , , , «», , ( ), , , . , «», — , «» . , , . , , — , . , , , .



, — ( ), , , .

5.

.



, R=16, , () () , , — . , ( ), . { => => => => ROM}言語の場合、次の関連付けシーケンスをお勧めします。{文字=> 単語 => ページ => ボリューム =>ライブラリ}



, ( ., ), , , — . , . , , — , . «», — , , . , — «», . , : «» , «» — . , C = G U A , C — 65536 , G — , , A — . , G , MOV source --> destination, . A , G , « », «», , . , — , . G , , G — ( CMD ). , , , — , CMD . , — . A , .



: , , .



6.



, , . — , 16- , (« »). , 5 , :



1. PC ( P rogram C ounter — ) — . : «» , , PC; PC ( ).



2. SP ( S tack P ointer — ) — , . , , , , - . — LIFO ( Last In, First Out, « — ») : «» ( PC --> (-SP) ) «» ( (SP+) --> PC ). , . : (-) (+) , — , PDP-11, .



3. ステータス — , . — , , , . , , : / , /, / ( , ). 16- 16- , , , , . , — . 11, , .



4. R - — , . , , , , — . : 16 , , 8 ( «», ), 32 — ( ). RON-、および特別-それぞれRSN-。



5. 割り込み — . , , , ( — , ), , . ( — , ), , , , . , (-) G . , , — , , , , . — . , — . , R — . , — , , . , PC , SP — .



, , «» . PDP-11, . , Intel- , , «» . Intel- - , , . , , — , - , «». Intel PC — CISC- , « » . , RISC- , ISC- .



次の段落では、私の推論における主観性の指標がいくぶん増加し、低レベルプログラミングの分野の愛好家により向けられるようになります。

6.機械指導システム

したがって、3つの特殊レジスタと16の汎用レジスタを自由に使用できます。これらには、メモリアドレス指定メソッドのセットを適用できます。 初期状態では、メモリは、反復の最初のステップでリストされたもの以外のいくつかのエンティティの導入を必要とする純粋で「無害な」専門情報によって受け入れられます。 プロセッサはコードページのゼロアドレスから開始し、コマンドを連続して実行し、条件付きジャンプと無条件ジャンプを行い、サブルーチンを呼び出します。最後に割り込みに気を散らされます（後者は通常、割り込みを返すためのアルゴリズムがサブルーチンを完了する通常の方法から借用できるため、セットAにマップすることは通常許可されません）プログラムが正しく作業を続行できるように、スタックからPCとSTATUSを復元することになるRETコマンド）。



オフハンドのKPを「計量」しやすくするために、ボリュームのほとんどが2つのオペランドを持つマシン命令で構成されていることに注意します（明らかに、KPページに収まらないため、3つのオペランドは意図的に除外できます。低レベルのアイデア）。 16のうち3ビットがすぐに「バイトオフ」し、古典的な7 {MOV、CMP、ADD、SUB、AND、OR、XOR}に対応するコマンド番号を示します。いずれかの損失は、機会の大幅なミスを伴いますこのリストに新しいチームを追加することは、それらを介して残りを行うことができるため、もはや緊急の必要性ではありません。 乗算と除算はアルゴリズム的に実装されており、リストされているコマンドとは異なり、マルチプレクサに乗算と除算を実装するハードウェアの方法は基本的です。 この要件をデフォルトの決定のリストに追加することをお勧めします（たとえば、「簡単な命令のみ」オプションのチェックマーク）。CPを構成するすべてのコマンドは、加算/減算演算よりも複雑ではありません。 情報システムの設計レベルでは、プロセッサを複雑にすることは意味がありません。理想的には原子によるアセンブリの可能性を考慮して、計算負荷の分散におけるすべての問題は、光の速度が相互作用の速度の唯一の制限となる空間内のプロセッサの相対位置を調整することで解決できます。 その結果、プロセッサの数を増やし、ソフトウェアとの効果的な相互作用を整理することにより、必要なパフォーマンスを達成することが望まれます。一方、各プロセッサは、そのデバイスの単純さにより、かなり高いパフォーマンスを提供できます。 したがって、提案されたアプローチのRISCイデオロギーは明らかに友好的です-特に、チームスペースにはマークまでの場所があるためです。 そして最後に、ALUを構成するマシン命令の自明性に関する合意の採択から得られる主な利便性は、情報システムの設計の基本レベルで複雑さに関するアクションのバランスを取ることにあります。この場合、「低レベル言語」という用語は目的のソリューションに完全に対応します。



制御ユニットの情報容量のさらなる評価は、2つのオペランドを持つ命令がそのボリュームの7/8を占有し、その1つがソースのアドレスフィールドによってコマンドコードで表され、2番目のオペランドがレシーバのアドレスフィールドによって表されるという考えに基づいています。 アドレス指定フィールドには、アドレス指定方法自体と同様に、アドレス指定が行われるレジスタに関する包括的な情報を含める必要があります。 レジスタは19個しかありません。つまり、log2（19）ビットの平均推定にはレジスタ番号が必要であることを示しています。 3ビットはコマンド番号を示し、残りの13ビットはそれぞれ6.5ビットの2つのアドレスフィールドを提供するため、2 ^ [6.5-log2（19）]〜4.8タイプのオペランドへのアドレス指定があります。 PDP-11プロセッサのALUは3ビットを使用してアドレス番号を示し、レジスタ番号と同じです。つまり、8つのレジスタと8つのアドレス指定方法が含まれていますが、PCとSPはRONです。 後者のプロパティは、命令のシステムを直交させることができるため便利です。その結果、コマンドを個別に記憶し、オペランドへのアクセスメソッドを個別に記憶できるようになります（実際には、これらのプログラマプロセッサは当時魅力的でした）。 この場合、このアプローチは2つの補足的な理由で受け入れられません。



1.専用レジスタ（主にPC用）の場合、多くのアドレス指定方法は適用されません。フリーズが保証される（（-PC））か、（（PC））コードではなくデータ実行によるプログラムクラッシュが発生するためです。 その結果、CPには指示が含まれており、その指示にはかなりの数があり、正式に認められていますが、実際には適用されません。 RSNの直接アドレス指定は一般に回避する必要があります。アドレス指定の観点から、これはRONとの根本的な違いです。これは、直接アドレス指定が自然であると考えられていますが、明らかな理由でRSNを使用して値を一時的に保存することは受け入れられません。 つまり、PCおよびSPの場合、最初にこれらのレジスタの意味ではなく、参照先のセルの内容に関心があるため、参照ポイントは間接アドレス指定であり、直接ではありません。 上記は、RSNの直接アドレス指定の可能性をALUから完全に除外することを意味するものではなく、プログラマーが、たとえばスタックを直接復元する必要がある場合、またはローカル遷移が許可するよりもさらにジャンプする必要がある場合は、そのような目的のために適切な命令を提供する必要があります 違いは、これらの指示は共通ではなく、少数の特殊な（「ピース」）チームの形でコマンドシステムで行われるため、CPをロードせず、実際には適用できないアドレス指定方法を除外することです。 たとえば、ビット単位のAND、OR、およびXOR演算をPCおよびSPに適用します-仮説として、そのような可能性は受け入れられますが、そのような必要性が発生する状況を考え出すには多くの想像力が必要です（そして、もしそうなら、それだけから続きます、 1つではなく2つのチームで同じことをしなければならないということです）。 したがって、プログラムでのRSNの使用には固有の特性があり、それに応じて、それぞれのRSNの多くの許容可能なアクションを決定する必要があります。 PDP-11命令セットとは根本的な違いが他にもあります。そのため、ここで定義されているALU実装とさらに比較しても、あまり意味がありません。



2.既に述べたように、2番目の理由は、前の段落で説明したように、KP内のスペースが少なすぎて分散できないことです。これに関連して、コマンドの直交セットをキャンセルする必要があります。 RONの数が6（PDP-11）から16に増加すると、アドレッシング方法の数がオペランドごとに平均8から4.8に減少し、その結果、アドレッシングが合計で16ビットALUのボトルネックになりました。 19レジスタ。 たとえば、RONの場合、コマンドスペースにはR、（R）、（R +）、（-R）の4つの標準アドレス指定タイプのみが配置されます。 上記の理由による二重間接アドレッシング（アドレスごとの取得）はPCとSPにのみ関連するため、原則として、これらの数を増やす必要はありません。 そして、8 PDP-shアドレッシングに含まれる残りの部分については、それらは損傷しないと言えますが、それらが除外された場合、他のタイプのアドレッシングにおけるRONの非典型的な出現による大きな損失はありません。 一般的に、PCには、（PC +）および＆（PC +）の2つのアドレス指定方法しか適用できません（最初の方法は「間接自動インクリメント」、2つ目は「二重間接自動インクリメント」です）。 ALUが処理のためにデータワードを取得した後にデータワードをジャンプするには、次を実行するためのランダムコマンドの実行を回避するために、ポストインクリメントが必要です。 結果として、意味における最初のアドレス指定方法は定数を取ることを意味します-コマンドがセルで実行された時点で、このコマンドのコードの隣のRAMに位置する値（このセルを「カレント」と呼びましょう）、および2番目-変数へのアクセス（今回）現在のセルには、変数値が格納されているセルのアドレスが含まれています-したがって、二重間接参照）。 データは通常定数から送信され、その逆ではなく、定数へ送信されるため、最初のタイプのアドレス指定を使用するのはソースに関してのみ意味があります。 原則として、現在のアドレスのデータを書き留めることを妨げるものは何もありませんが、これは、それらのさらなる使用が予想される場合にのみ意味があります-現在のセルのアドレスを知る必要があります。 この場合の定数は、他のセルに格納できる変数になります-つまり、受信機では、このアドレス指定の方法は冗長であり、ユーティリティの基準に従ってアドレスを慎重に選択すると、除外する必要があります。 したがって、これら2つの方法以外のPC（正式には2つではなく、1つ半）が何らかの方法でアドレスすることは意味をなさない場合、RONの場合、より多くのアドレスがアドレス空間に収まらず、古典的なフレームワーク内に留まる場合ALUの実装では、これらのメソッドは必要十分であると考えることができます。



ただし、コマンドスペースのSPおよびSTATUSには、アドレス指定のより広い可能性を提供するのに十分なスペースが残っています。 スタックは通常、プログラムで頻繁に使用され、それに注意を払い、より強固なアドレスのセットに一致します。 現在の実装では、このセットには16種類のアドレス指定が含まれ、そのうちの半分はオフセット{N（SP）、N +（SP）、-N（SP）、＆N（SP）、＆N +（SP）、＆-N（SP） 、＆​​N（SP）+、＆N-（SP）}、ここでNは、ステータスレジスタの半分が割り当てられるオフセットバイトです。つまり、スタックの先頭からのオフセットは255を超えることはできません。しかし、PDP-11命令システムとは異なり、ここではNは定数ではなく変数です。これにより、自動インクリメント/自動デクリメントを適用し、スタックのさまざまな場所から値を取得して、その最上部をそのままにすることができます。 原則として、スタックの最上部より高くない位置にあるデータ（実際には、スタックにプッシュされ、上に重なっていないデータは通常既に解決されていると見なされます）に関心があるため、オフセット範囲に負の値を含めることは実用的ではありません。 残りのアドレスは次のとおりです：{（SP）、（+ SP-）、（-SP +）、＆（SP）、＆（SP +）、＆（SP-）、＆（SP）+、＆-（SP） }。 リストの2番目と3番目の要素の解釈の混乱を避けるために、これはソースとレシーバーのアドレス指定の非対称性に関するいくつかの例外の1つであることに注意してください（ここでは、ソースはポストインクリメント/デクリメントであると想定されますが、レシーバーはプレアドレスです。最後の2つのアドレス、前の8つの場合と同様に、スタックのターゲットセルは、メモリアレイの開始アドレスで初期化されたカウンターとして使用されるものと想定されています。リスト項目は、最小フェッチおよび最大ユーティリティの原則に従って選択されました。 NNY時間私、このコレクションは、「ラウンド」番号16に合わせたアイテムの数は、最高の私には思えます。



ステータスレジスタは、アドレス指定方法の多様性の点で最も生産性が高いことが証明されています。 残りの11ビットを最も効果的に管理する方法について質問すると、STATUSを2バイトに分割するのが最善であるという結論に達しました。そのうちの1バイトには特別な目的のフラグ、2番目の一般的なフラグが含まれます（レジスタの基本的な分類と同様） 。 各バイトは順番に2つのニブルに分割されます。 最初の特殊ニブルには4つの算術フラグが含まれ、そのうちの3つは上記で説明され、2番目のニブルには4つの「ジオメトリック」フラグが含まれ、そのうち2つはアドレス可能なメモリページのスイッチ用に予約されています。 算術フラグは、パリティフラグが結果の下位ビットをチェックすることで「終了」できます（符号フラグが上位ビットをチェックする対称性のため）。残りの2つの「幾何」フラグの目的は、まだ定義されていない外部通信機能用に予約されています。 私は、さらなる検討の範囲を超えて特別な目的のフラグ（FSN）を取り出します-アドレス指定の観点から、FONはここで最も興味深い、またはむしろ、使用バイトの1つが上記で与えられている汎用バイト（オフセット付きのSPアドレス指定がある場合）です。 変数BxおよびByによってニブルを示し、ステータスレジスタのアドレス指定の初期リストを提示します：{B、Bx、By}-つまり、直接アドレス指定方法をバイト全体とニブルに個別に適用し、そこに値を保存し、共通の基準でそれらを変換できます。 しかし、ステータスレジスタのさらなる断片化の主な目標は、レジスタ番号をニブルに格納し、その結果、RONにインデックスを付ける可能性を提供することでした：{Rx、Ry、（Rx）、（Ry）}。 例：MOV（Rx）、（-SP）-アドレスがBxで指定されたレジスターにある変数の値をスタックに送信します。 RON-ahでは、短い配列を格納し、値で参照できます。一般に、メモリアクセスの階層に追加のフロアが形成されます。4ビットミニレジスタは2 ^ 4 = 16ビットRON（ワード）を示し、セル2 ^ 16 = 65536ワードAZU（ページ）を順番に参照できます。 データ処理プロセスの構造化の可能性を広げるだけでなく、CP内の場所に要求のない非常に便利で有望なひねり。 私も無視すべきではないと思う別の可能性は、汎用ニブルを算術フラグにリンクすることです（インデックスz、n、c、pの下に表示されます）：{Rz、（Rz）、Rn、（Rn）、Rc、 （Rc）、Rp、（Rp）、Bz、Bn、Bc、Bp}。 例：MOV（SP +）、（Rn）-スタックの最上部から値を取得し、アドレスがレジスタに示されているセルに送信します。その番号は、フラグnの状態に応じて、BxまたはByのいずれかになります（リスト内の他のアクションは類推によって決定します）。 ステータスのニブルを使用する提案された方法は、コマンドスペースを構成する抽象化の表現力を大幅に向上させますが、関連付けられたアクションのハードウェア実装は、RISCイデオロギーの適合に必要な条件と考えられる些細なことを超えません。 ちなみに、前述の16番の利点は、「ラウンド」として便利です（条件R％N = 0が満たされる）。16ビットのレジスタ番号は、別の16ビットのレジスタ（この場合、ステータスレジスタ）に配置できます。正確に4回。



ALU定義のこの段階では、コマンドスペースは8つの等しい部分に分割され、そのうち7つは2オペランドチームに割り当てられ、残りの8つは予約されています。 次のキャパシティは、ローカル遷移を実行する命令のグループであり、コードに実行場所に対する変位量を含めます。 オフセットに1バイト未満を割り当てることは意味がなく、スペースの不足という同じ通常の理由で機能しなくなります。 残りの13ビットからオフセットバイトを「バイト」し、コマンド番号を示すために5ビットが残ります。つまり、32ビットを超えることはできません。 そして、少なくとも、単一オペランド命令用のスペースを割り当てる必要があります。 あまり噛むことはありません（このグループの24チーム未満では管理が困難です）が、オペランドを表すのに8ビットではなく7ビットが必要なため、単一オペランド命令の重量は2倍少なくなるため、コマンドを分岐する場合、16個の単一オペランドを作成できます。これは、コマンドリソースの緊縮性の条件では十分です。 これらの指標はPDP指標に近く、このタスクで指定された基準に従ってモザイクをレイアウトした経験から、そのような比率は最適かつ安定であることがわかります。つまり、2オペランドチームはチームスペースの7/8を占有し、残りの8パートはそれらの間で分割されますボリューム比1のシングルオペランドコマンドとローカル遷移。3。完全なALU機械命令システムは、これら3つのコマンドグループに限定されませんが、プログラムで最も一般的であり、コマンドスペースの負荷の観点から、 edelyayuschimi。 残り（オペランド、フラグ、およびコマンドの一般的な形式に適合しない可能性のあるその他）については、3つの基本的な機械語命令セットのアドレステーブルによって影響されない残基からスペースを割り当てることになっています。 したがって、反復の2番目のステップでは、ALUの完全な実装を構成する7 + 16 + 24 + {ほぼ同じ数の追加コマンド}を取得します。 それらの明確な構成は、「クラシックセブン」の形式で最初のグループでのみ定義されます。 2番目のグループの構成には、ほぼすべてのALU実装に見られる12個の標準コマンドと、基本的な低レベルプログラミングツールを提供するレベルでのいくつかの有用なコマンド（たとえば、バイト置換）が含まれます。 3番目のグループには、オフセットバイト範囲の分岐命令とループ命令が含まれています。 残りは、マシンコードを書く際にさらに便利で柔軟性を提供します。 さらに、1つのコマンドに1（オペランド）から8192（2オペランド）の機械語命令を含めることができます。



TMC（システムタイマーカウンター）、TMR（カウントダウン期間を設定するシステムタイマープリセットレジスター）、PTI（入力ポート）、PTO（出力ポート）、CFG（分周器を含むシステム構成レジスター）などの追加のレジスターをプロセッサーに装備しても害はありません , ; ; , ). G , .



, , — . , (RISC-) 16- , (« ») (« ») . .

7.

— . :



1. , , , { () => () => () }, — , { () => () => (, ) }



2. , ( , « ») , ( , « ») .



— . , , , , , . : 2 4- , 2 — 4- , 2 — 4- . , (, , ) 6*2 = 12 . 2 , 2 — 16 . , , .



, , , , « » 16+3 — «» «» . ( ) «» «» , , , , - CMD, . — CMD 16 -, , , («») . , («») , , , . «» «»: ( , ), .



«» , «». ( , 16- , , RISC- - 16- -), «» . , , « , » , , , . , , .



, , , . , — . , — « » (, «», «», «», «» «RISC- »), "/".