FPGAぞの䞀歩を螏み出す





サむンを埅っおいたしたか 圌がいる



長幎、私はFPGAのプログラミングを始めるこずを敢えおしたせんでした。なぜなら、それは難しく、高䟡で、苊痛だからです私にずっおは。 しかし、あなたが最初の䞀歩を螏み出すのを助けおくれる友人がいるのは良いこずです。 そしお今、私は䞀぀のこずを理解しおいたせん-なぜ私はずおも長く埅っおいたしたか



今、私はあなたが最初の䞀歩を螏み出すのを手䌝いたす




なぜ必芁なのですか



MKのドックを垞に読んだり、倧量の情報を頭に入れたりするのにうんざりしおいたせんか。 asmですべおを曞き盎したしたが、速床はただ十分ではありたせん。 2぀の倖郚デバむスをMKに接続し、3番目のデバむスを接続したしたが、䞭断が発生し、既に動䜜しおいたモゞュヌルが動䜜しなくなりたした。 同じ行からより匷力な別のMKを䜿甚したすが、再びマニュアル、フラグレゞスタ、ビット...地獄。 プラットフォヌムを倉曎したす。別のMKに切り替えお、以前のプラットフォヌムに関する知識をゎミ箱に捚おたす。 あなたが䜕をするにしおも、それは難しいです。 コンポヌネントからプロゞェクトを簡単に構築できる人気のあるプラットフォヌムを芋぀けたしたが、このMKのハヌドりェアの制限を超えるこずはできたせん... 「これはたさにプラットフォヌム䞊で解決する必芁のある問題です」ずはいえ、私はこれを行うこずができる/始めるために叀く/愚かな/忙しい/などです。







最終的に自由に呌吞したいですか 続けたしょう



FPGA開発の喜び



倧倉な䞀日でした。 1぀の仕事から2番目の仕事に行き、次に倏の別荘、倕方の雑甚、宿題、そしお家族が映画を芋お、23時だけ完党に自由になりたした 私が疲れたず蚀うこずは䜕も蚀わないこずです。 しかし、この状態では、440 Hzで蛇行発生噚を䜜るずいう確固たる目暙を持っおラップトップに座っおいたした。 20分が経過し、すでにヘッドフォンで聞いたこずがありたす。 私は自分の耳を信じおいたせんでした PWMを実行しお音量を倉曎するには、さらに15分かかりたした。 その時たでに、私はFPGAボヌドを1週間しか持っおいたせんでしたが、その前にVerilogに぀いおの本をいく぀か読んだだけでした。



その倜、私は気づいた ここに ここに、自分の考えを本圓に簡単に実際のハヌドりェアに倉えるこずができるプラットフォヌムがありたす







なぜそう



FPGAの研究ず応甚における利点に぀いお説明したすが、いずれにしおもFPGAを知っおいたす。







遞択の問題



䜕を遞択するかずいう質問は、アルテラ/ザむリンクス、Verilog / VHDL、ずいうデバッグボヌドを採甚するこずで匷く停止したす。 しかし、たず最初に。



メヌカヌ



アルテラを遞びたした。 なんで ザむリンクスずいう名前は私にずっおよりきれいですが、私たちは友人ずそのように決めたした。 しかし。 あなたが今遞択できない堎合、私はあなたのためにそれを行いたす。 アルテラが必芁です なんで 知りたせん ここで、遞択を行うずいうステップを螏むこずがより重芁です。 アルテラを遞択したしたが、ただ埌悔しおいたせん。







蚀語



私たちはVerilogを採甚しおいたす- なぜなら ... ええず 、あなたは理解しおいたす。





デバッグボヌド



デバッグボヌドの遞択には最も時間がかかりたした。 搭茉されおいるFPGAチップでボヌドが異なるこずは明らかです。 たた、FPGAチップは芁玠数が互いに異なりたす。 しかし、テストプロゞェクトに必芁な数は完党には明らかではありたせん。 そのため、ほずんどの時間を費やしお、あらゆる皮類のFPGAプロゞェクトを怜玢し、それらが消費するFPGAリ゜ヌスの量を調べたした。



アルテラファミリでは、リヌズナブルな䟡栌で、240、570、および1270芁玠のCPLD MAX IIを搭茉したマザヌボヌド、たたは最倧10,000個以䞊のセルを備えたCyclone 1、2、3、4を搭茉した叀いFPGAチップを賌入できたす。 遞択方法



240個のセルに基づいおも、 火星探査機プロゞェクトは膚倧な数のプロゞェクトを実行したす。 240セルに収たるこずができるプロゞェクトの耇雑さの倧たかな抂念を理解するこずを匷くお勧めしたす。 䞀方、プロセッサずその呚蟺のすべおのロゞック NES 、 Speccy 、 Orion 、 UT-88などを含む特定のPCのハヌドりェアコピヌ甚に完党にプログラム可胜なプロゞェクトがありたす。 このためには、5、10、たたはそれ以䞊のセルがすでに必芁です。 さらに、これらのボヌドには远加の倖郚デバむスが含たれおいたす。



したがっお、利甚可胜な手段に応じお䞊向きを優先しお、240から10,000セルの間に䜕かを入れるこずをお勧めしたす。 デバッグボヌドでは、䜙分なセルは怖くありたせん。十分でない堎合は、䜕もする必芁はありたせん。 次に、デバむスをデバッグするず、必芁なセルの数が明らかになりたす。䞍必芁な「ボディキット」を䜿甚せずに適切な量で賌入し、完成したデバむスに残しおおく方が安くなりたす。



セルの数に加えおMAXがCycloneず実際に異なるのは次のずおりです。

1MAXシリヌズには内郚にPLLがありたせん。 各デバッグボヌドには、通垞50 MHzのゞェネレヌタがありたす。 プロゞェクトの倧郚分で十分です。 すべおの同期は、50 MHzをある倀で陀算するこずにより発生したす。 たたは、倖郚ゞェネレヌタヌを䜿甚しお、別のFPGA入力に適甚するこずもできたす。 しかし、50 MHzを超える呚波数が必芁な堎合はどうでしょうか 50 MHz以䞊のゞェネレヌタヌをすぐに芋぀けるこずができたせんでした。 しかしここでは、Cycloneに組み蟌たれおいるPLLが圹に立ちたす。 その䞊で、たずえば100 MHzたでの呚波数を乗算できたす。

2Cycloneシリヌズには、ハヌドりェア乗算ブロックが組み蟌たれおいたす。 その数は特定のモデルに䟝存したす-ここでは、「指瀺を䞀目芋れば」どれだけかがわかりたす。 䜕らかのDSPを実行する堎合は、䟿利です。セルを保存し、速床を䞊げたす。 䞀方、乗算噚がない堎合は乗算できたすが、小さなFPGAにはこれに十分なリ゜ヌスがない堎合がありたす。



他のすべおの点で、私の「適合/䞍適合」基準。 デバッグは明らかにボヌドが必芁ずする以䞊のものであり、これに必芁な最小倀を埋めたす。



どのくらいのお金が必芁ですか







プログラマヌ

私はプログラマヌを自由にはんだ付けする時間がないず信じおいたす。



300ルヌブル。 私はebeeで私のものを取りたした 、それはこのように芋えたす





デバッグボヌド

金額に応じお、遞択の幅が広がりたす。



350-550ルヌブルの初期レベル 。 これらはMAX IIのボヌドです 240たたは570セル。 最初の慣れず、゚ンドデバむスぞのさらなる統合に適しおいる堎合がありたす。 ボヌドにはゞェネレヌタヌ、1組のボタン、1組のLEDがあり、残りの80個のピンは自由に決定できたす。





電源

含たれおいる必芁がありたすが、垞に含たれおいるわけではありたせん。 5ボルトのPSUず2Aの電流が必芁です。



平均レベルは 900から1500ルヌブルです。 これらは、䞻にセルの数が異なるCyclone 1、2、3、4ボヌドです。

このようなものにラベルを付けたした

EP 2 C 5 T144-サむクロン2箄5kセル

EP 4 CE 6 E22C8N-サむクロン4箄6kセル

EP 2 C 8 Q208C8N-サむクロン2箄8kセル



サむクロン3には、サむクロン4よりも倚くのセルがある堎合がありたす。



以䞋にいく぀かのオプションを瀺したす。



835ルヌブル。

ALTERA FPGA CycloneII EP2C5T144孊習に最適なシステムボヌド





880ルヌブル

アルテラCycloneII EP2C5T144 FPGAミニ開発ラヌニングコアボヌドE081





1265ルヌブル

EP2C8 EP2C8Q208C8N ALTERA Cyclone II FPGA評䟡開発コアボヌド





高床な機胜を備えたボヌド 。 これらは、远加のモゞュヌルUTP、USB、AUDIO、コネクタヌSD、VGA、ボタン、スむッチ、LED、7セグメントむンゞケヌタヌなどが取り付けられおいるボヌドです。 たたは、ベヌスボヌドを取り付けお、拡匵カヌドを個別に取り付けるこずができたす。



私はそのようなキットを持っおいたす-ボヌド+拡匵ボヌド

Altrea EP4CE10E22 FPGA CORE Board + Device Board USB /サりンド/むヌサネット/ SDカヌド/ VGA

2760ルヌブル



これがメむンボヌドです。 2぀のLED、2぀のボタン、4぀のスむッチ、7セグメントむンゞケヌタ、およびRAMチップがありたす。





拡匵ボヌド。 SD、VGA、USBコントロヌラヌ高速USB2.0チップCY7C68013A、オヌディオ最倧96kHz / 32ビットADC / DACのサりンドカヌドWM8731S、UTP100MむヌサネットむンタヌフェむスDM9000Aがはんだ付けされおいたす





これらのボヌドは、䞀方を他方に挿入するだけですが、匕き出しにはただありたす。 私の工芞品には、キットに付属のケヌブルず接続するブレッドボヌドがありたす。 5ボルトの電源も含たれおいたす。



その他のオプション



アルテラCyclone NIOS II SOPC FPGA開発孊習ボヌドEP2C8Q208C8N + LCD1602-2670ルヌブル





Terasic Altera FPGA DE0-Nano Cyclone IV開発および教育委員䌚-4,600ルヌブル





Alterボヌドの幅広い遞択肢ずそれらの拡匵

火星探査機プロゞェクト



しかし、䞀般的に、倧きくお高䟡なデバッグボヌドの賌入はお勧めしたせん。 高䟡な賌入を正圓化する必芁がありたすが、珟時点では䜕が最適かは明確ではありたせん。 緎習が始たるず明らかになりたす。



泚文したした、埅っおいたす



ボヌドが行く間、あなたは粟神的および技術的に自分自身の準備を始めるこずができたす

-Quartus II v.11.1をむンストヌルしたす

読む

-本A.K. デゞタル機噚の蚭蚈におけるPolyakov Languages VHDLおよびVerilog 2003

-www.kit-e.ru/articles/circuit/2008_3_161.php-短期コヌスHDL

-ロヌバヌでのレッスン、 ノェロ 、 建築 、 シンプルなスタむルのヒント 。

- 生き方ずしおのVERILOG

- 良い䟋

-FPGAの開始方法ザむリンクス



すべお



FPGAに関する興味深いプロゞェクトをお埅ちしおいたす







PS。 「あなた」に぀いおあなたに目を向けるず、私は平等に人に向け、矀衆の䞀郚ではない。 「あなた」ぞの蚎えが気分を害した堎合は、すみたせん。



泚意 VerilogずFPGAは、問題を解決するための特効薬ではなく、 すべおのプロゞェクトのマむクロコントロヌラヌを眮き換えるこずはできたせん。 FPGAを䜿甚するには、䞀定レベルの技術トレヌニングが必芁です。 あなた自身があなたの人生のすべおの決定に責任がありたす。 著者は、FPGAおよびVerilogの分野での研究から生じる可胜性のある金銭的および䞀時的な損倱に察するすべおの責任を攟棄したす。



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