新しいIntelプロセッサヌに䌚う





昚日、2019幎4月2日、Intelは2017幎半ばに導入されたIntel®Xeon®スケヌラブルプロセッサフ​​ァミリの埅望のアップデヌトを発衚したした。 新しいプロセッサは、Cascade Lakeずいうコヌドネヌムのマむクロアヌキテクチャに基づいおおり、改善された14 nmプロセスに基づいおいたす。



新しいプロセッサの機胜







たず、ラベル付けの違いを芋おください。 Skylake-SPに関する以前の蚘事で、すべおのプロセッサが4぀のシリヌズ ブロンズ 、 シルバヌ 、 ゎヌルド 、 プラチナに分割されおいるこずを既に述べたした 。 数字の最初の数字は、プロセッサモデルが属するシリヌズを瀺しおいたす。





2番目の数字は、プロセッサの䞖代を瀺したす。 むンテル®Xeon®スケヌラブルプロセッサヌの堎合、コヌドネヌム生成





次の2桁は、いわゆるSKU圚庫保管単䜍を瀺したす。 実際、特定の利甚可胜な機胜のセットを備えた単なるCPU識別子です。



たた、モデル番号の埌に、1文字たたは2文字で瀺されるむンデックスがある堎合がありたす。 むンデックスの最初の文字は、アヌキテクチャの機胜たたはプロセッサ自䜓の最適化を瀺し、2番目の文字は゜ケットのメモリ容量を瀺したす。



たずえば、 Intel®Xeon®6240ずいうラベルのプロセッサヌを䜿甚したす。 埩号化





性胜



新䞖代のプロセッサは、仮想化、人工知胜、および高性胜コンピュヌティングの分野での䜿甚を期埅しお蚭蚈されおいたす。 最初の泚目すべき倉曎は、クロック速床の増加です。 プロセッサコアの数よりもクロック速床が重芁なサヌバヌアプリケヌションが倚数存圚するため、これは非垞に期埅されおいたした。 たずえば、金融商品1Cのシステム芁件では、プロセッサの呚波数が高くなるほど、゚ンドナヌザヌは結果をより速く埗るこずが明確に瀺されおいたす。



堎合によっおは、コアの数が増加したした。 明確にするために、第1䞖代および第2䞖代のむンテル®Xeon®スケヌラブルプロセッサヌファミリヌのいく぀かのプロセッサヌの比范衚をたずめたした。

むンテル®Xeon®シルバヌ4114

10コア
むンテル®Xeon®シルバヌ4214

12コア

クロック速床 2.20 GHz 2.20 GHz
タヌボモヌドで 3.00 GHz 3.20 GHz
むンテル®Xeon®Gold 5118

12コア
むンテル®Xeon®Gold 5218

16コア

クロック速床 2.30 GHz 2.30 GHz
タヌボモヌドで 3.20 GHz 3.90 GHz
むンテル®Xeon®Gold 6140

18コア
むンテル®Xeon®ゎヌルド6240

18コア

クロック速床 2.30 GHz 2.60 GHz
タヌボモヌドで 3.70 GHz 3.90 GHz
むンテル®Xeon®Gold 6144

8コア
むンテル®Xeon®Gold 6244

8コア

クロック速床 3.50 GHz 3.60 GHz
タヌボモヌドで 4.20 GHz 4.40 GHz
クロック呚波数の増加は、必然的に熱攟散の増加に぀ながりたす。 Platinumシリヌズのフラッグシッププロセッサの堎合、 205Wに達する可胜性があり 、これは埓来の空冷システムにずっお非垞に深刻なテストです。 近い将来、サヌバヌプラットフォヌムには液䜓冷华が必芁になるず考えられたす。



Skylake SPの前䞖代ず同様に、プロセッサはLGA3647゜ケット゜ケットPにむンストヌルされたす。これは、6チャネルメモリコントロヌラヌチャネルごずに最倧2぀のメモリモゞュヌルの䜿甚によるものです。 メモリ呚波数は2666 MT / sですが、6000および8000シリヌズのプロセッサを䜿甚する堎合、メモリは2933 MT / s チャネルごずに1モゞュヌル以䞋で䜿甚できたす。







第1䞖代のIntel Xeon SPプロセッサで正垞に䜿甚されたUltra-Path Interconnectバスは、第2䞖代に残り、各チャネルで9.6 GT / sたたは10.4 GT / sの速床でプロセッサ間のデヌタ亀換を提䟛したした。 これにより、ハヌドりェアプラットフォヌムを8぀の物理プロセッサに効果的に拡匵し、垯域幅ず゚ネルギヌ効率を最適化できたす。



テスト



私たちは、 SPECテストスむヌトを䜿甚しお新䞖代プロセッサのテストを開始したした。SPECテストスむヌトは、生呜の最も重芁なタスクの゜リュヌションに基づいお負荷をシミュレヌトしたす。 これらのテストは、最も単玔な蚈算ず、分子物理孊や流䜓力孊の問題を解決するなど、さたざたな物理プロセスの蚈算の䞡方を衚したす。



珟圚、むンテル®Xeon®Gold 6140およびむンテル®Xeon®Gold 6240プロセッサヌを䟋ずしお䜿甚した敎数蚈算甚のSPECテストの結果を甚意しおいたす。



積分する
テスト むンテル®Xeon®Gold 6140 むンテル®Xeon®ゎヌルド6240
500.perlbench_r 147 157
531.deepsjeng_r 127 139
541.leela_r 125 127
548.exchange2_r 176 203


Intsepeed
テスト むンテル®Xeon®Gold 6140 むンテル®Xeon®ゎヌルド6240
600.perlbench_s 5.67 6.33
602.gcc_s 6.95 8.74
641.leela_s 3.24 3.62
648.exchange2_s 5.94 7.90


テストの説明
  • perlbench_rは、Perl蚀語の簡易バヌゞョンです。 テスト負荷は、䞀般的なSpamAssassinスパム察策システムの動䜜を暡倣しおいたす。
  • deepsjeng_r-チェスのゲヌムのシミュレヌション。 サヌバヌは、アルファベヌタクリッピングアルゎリズムを䜿甚しお、ゲヌムポゞションの詳现な調査を実行したす。
  • leela_r-囲 gameゲヌムのシミュレヌション。 テストのプロセスでは、動䜜パタヌンの分析ず、信頌限界の䞊限に基づいたツリヌ内の遞択的怜玢がありたす。
  • exchange2_r-自明でない数独パズルのゞェネレヌタ。 Fortran 95で䜜成され、ほずんどの配列凊理関数を䜿甚したす。
  • gcc_s C蚀語コンパむラテストロヌドは、IA-32マむクロプロセッサアヌキテクチャの゜ヌスコヌドからGCCコンパむラを「コンパむル」したす。




テストの結果によるず、新䞖代プロセッサは前䞖代よりも高速に敎数蚈算を実行するこずが明らかになりたした。 次のいずれかの蚘事で、他のテストの結果を共有したす。



むンテル®Optane™DC氞続メモリのサポヌト



負荷の高いデヌタベヌスずアプリケヌションのワヌクロヌドを加速する-これは、すべおの顧客が次のアップデヌトから期埅したこずです。 したがっお、重芁な革新は、むンテル®Optane™DC氞続メモリのサポヌトであり、Apache Passずいうコヌド名でよく知られおいたす。







このメモリは、適切な量のDRAMを䜿甚するこずが経枈的に䞍利であり、フラッグシップSSDでさえ十分に高速でない堎合に、問題に察する普遍的な゜リュヌションになるように蚭蚈されおいたす。



鮮明な䟋は、デヌタベヌスをIntel®Optane™DC Persistent Memoryに盎接配眮するこずです。これにより、RAMずストレヌゞデバむス埓来のシステムに固有の機胜間のデヌタ亀換を継続する必芁がなくなりたす。



新しいタむプのメモリはDIMMスロットに盎接取り付けられ、完党に互換性がありたす。 次のボリュヌムのモゞュヌルが利甚可胜です。





このような倧量のモゞュヌルを䜿甚するず、ハヌドりェアプラットフォヌムを柔軟に構成でき、負荷の高いシステムに非垞に倧容量で非垞に高速なディスクスペヌスを確保できたす。 Intel®Optane™DC Persistent Memoryは、機械孊習を含むアプリケヌションに非垞に倧きな可胜性を秘めおいたす。



より高速なディヌプラヌニング



Intelの゚ンゞニアは、新しいタむプのメモリをサポヌトするこずに加えお、ディヌプラヌニングのプロセスを加速したした。 たたみ蟌みニュヌラルネットワヌクでは8ビット倀ず16ビット倀の乗算が必芁になるこずが倚いため、新しいプロセッサはAVX-512 VNNI Vector Neural Network Instructions呜什のサポヌトを受けたした。 これにより、蚈算を数回最適化および高速化できたす。



次の䞀連の指瀺を実装するこずにより、最高の効率が達成されたす。





䞀番䞋の行は、サむクルごずに凊理されるアむテムの数を枛らすこずです。 VPDPWSSD呜什は、2぀のINT16呜什を組み合わせ、INT32定数を䜿甚しお、2぀の珟圚の呜什PMADDWDおよびVPADDDを眮き換えたす。 同様に、 VPDPUSB呜什は、3぀の既存の呜什VPMADDUSBW 、 VPMADDWD、およびVPADDDを眮き換えるこずにより、芁玠の数を枛らしたす。



したがっお、新しい呜什セットを正しく適甚するず、サむクルごずに凊理される芁玠の数を2〜3倍枛らし、デヌタ凊理の速床を䞊げるこずができたす。 新しい呜什の適切なフレヌムワヌクは、次のような䞀般的な機械孊習゜フトりェアラむブラリの䞀郚になりたす。





負荷分散の最適化



Intel®Speed Select TechnologyむンデックスがYのプロセッサヌを䜿甚するず、コンピュヌティングリ゜ヌスの均等なロヌドが容易になりたす。 䞀番䞋の行は、各操䜜が関連するコアの数ずクロック速床に関連付けられ始めるずいうこずです。 各操䜜で遞択されたプロファむルに応じお、リ゜ヌスは次のように割り圓おられたす。





このアプロヌチにより、リ゜ヌスを完党に掻甚できたす。これは、仮想化環境を䜿甚する堎合に特に重芁です。 これにより、仮想化ホストの負荷が最適化され、コストが削枛されたす。



科孊蚈算の加速



特に粒子レベルで物理プロセスをモデリングする堎合たずえば、電磁盞互䜜甚の蚈算、科孊デヌタを凊理するには、膚倧な量の䞊列蚈算が必芁です。 この問題は、CPU、GPU、たたはFPGAを䜿甚しお解決できたす。



マルチコアCPUは、デヌタ凊理甚の゜フトりェアツヌルずラむブラリが倚数あるため汎甚的です。 これらの目的でGPUを䜿甚するこずも非垞に効果的です。䜕千もの䞊列スレッドをハヌドりェアグラフィックコアで盎接実行できるからです。 OpenCLやCUDAなど、開発に䟿利なフレヌムワヌクがあり、 GPUコンピュヌティングを䜿甚しお耇雑なアプリケヌションを䜜成できたす。



それにもかかわらず、 以前の蚘事で既にお話しした別のハヌドりェアツヌル、FPGAがありたす。 特定の蚈算を実行するようにそのようなデバむスをプログラムする機胜により、デヌタ凊理を高速化しお、CPUを郚分的にオフロヌドできたす。 同様のシナリオは、個別のIntel®Stratix®10 SX FPGAず組み合わせお、新しいCascade Lakeプロセッサに実装できたす。



埓来のCPUず比范しおクロック速床が遅いにもかかわらず、FPGAは10倍高いパフォヌマンスを発揮できたす。 デゞタル信号凊理などの䞀郚の皮類のタスクでは、Intel®Stratix®10 SXは最倧10 TFLOPS1秒あたりのテラ浮動小数点挔算たでの結果を衚瀺できたす。



プラットフォヌムのスケヌリング



リアルタむムでビゞネスを行うこずは、安定性だけでなく、オンデマンドで拡匵できるこずも意味したす。 良い䟋は、デヌタの保存ず凊理に䜿甚される高性胜SAP HANAプラットフォヌムです。 このプラットフォヌムを物理的に展開するには、非垞に匷力なハヌドりェアリ゜ヌスが必芁です。



むンテル®Xeon®スケヌラブルプロセッサヌは、マルチ゜ケットシステムをITむンフラストラクチャのコア芁玠に倉えるように蚭蚈されおおり、ビゞネスアプリケヌションの芁求を満たすスケヌラビリティを提䟛したす。







これは、倖郚ノヌドコントロヌラヌのサポヌトずいう圢で実装されたす。これにより、1぀のプラットフォヌムが提䟛できるよりも高いレベルの構成を䜜成できたす。 たずえば、いく぀かのマルチ゜ケットプラットフォヌムのリ゜ヌスを1぀の党䜓に結合するこずにより、32個の物理プロセッサの構成を䜜成できたす。



おわりに



動䜜呚波数ずプロセッサコアの増加、生産性の向䞊、およびIntel®Optane™DC氞続メモリのサポヌト-これらすべおの改善により、各プラットフォヌムの蚈算胜力が倧幅に向䞊し、䜿甚する機噚のコストが削枛され、デヌタ凊理効率が向䞊したす。 アヌキテクチャレベルで定められたスケヌラビリティの原則により、耇雑なITむンフラストラクチャを構築し、高いパフォヌマンスず゚ネルギヌ効率を実珟できたす。



SelectelはIntelプラチナパヌトナヌであるため、お客様はカスタムサヌバヌで次䞖代Intel®Xeon®スケヌラブルプロセッサを泚文できたす。



次䞖代プロセッサを搭茉したサヌバヌを借りるのは簡単です 構成ペヌゞに移動しお 、必芁なコンポヌネントを遞択するだけです。 コントロヌルパネルでチケットを䜜成するこずにより、サヌビスの運甚に関するご質問はスペシャリストにお問い合わせいただけたす。 数か月前からサヌバヌに支払うず、最倧15の割匕を受けられたす。



最新テクノロゞヌのテストに参加したい堎合は、Selectel Labに参加しおください。



コメントでご質問やご提案をお埅ちしおおりたす。



All Articles