👳 🎯 👮 FPGAウォッチラティス 🔜 ♀️ 🛁

少し前に、habrozhitel DmitrySpb79は電子時計の作成に関する記事を書きました。それらの中で、彼は正確な時間のソースと、電子時計を作成するための基本的な要素を調べました。 Arduino、STM、Raspberry PI、ESP8266が言及されましたが、 FPGAについては完全に忘れていました。

この小さなギャップを埋めましょう。 FPGAで何時間も簡単に作業できることと、これに必要なハードウェアリソースを確認します。さらに、64個のマクロセルという非常に小さなFPGAチップが提供されました。これは、私がこれまで働いたことのないラティスFPGA LC4064vです。面白いと思います！

目的：

クロックのロジックを小さなFPGA（64マクロセル）に収めようとします。
時間出力のためのFPGA上のマスター静的または動的LED表示。
スキームの自己開発に関連する多数のレーキを収集し、新しい経験を獲得します。
ラティスFPGAの新しい開発およびプログラミング環境を習得し、移行の複雑さを評価する

FPGA開発に関する非常に楽しい夜を過ごします！

FPGAラティスのメーカーですか？

ラティスセミコンダクターコーポレーションは、米国のマイクロチップメーカーです。オレゴン州にあり、高性能FPGAを製造しています。文書やプロトコルが公開されているため、産業開発において超小型回路が普及しているという情報があります。幅広い製品とそのアプリケーションは、自動化、自動車、コンパクトでポータブル、経済的なデバイスを作成するためのFPGAシリーズを製造することを示唆しています。大容量のFPGAシリーズ（最大100k以上のマクロセル）もあります。

FPGAラティスはどこにありますか？

残念ながら、1〜4,000ルーブルの価格で1〜4千マクロセルのFPGAを購入できる店をまだ見つけることができませんでした。しかし、要件に合ったボード- プログラマブルロジックIC開発ツールMachXO3LF StarterKitを見つけました。セルの数は6900で、ボードにはすでにプログラマー（ FTDI ）、 8つのLEDがあります。価格は25ドルですが、ラティスストアでのチェックアウト時の送料は45ドルでした。まあ、お金があります- デジキーまたはマウスを探して、同時にそれらをマスターします。しかし、自宅のエリタン店では、2,992ルーブルの価格での購入オプションがまだありました。 Ebay / Aliexpressでは、選択肢はまだ大きくありませんが、5000セル用のボードなしのチップを見つけることができました-LFXP2-5E-5QN208C

古い電子機器を分解すると、小さなサイズ（32、64セル）のCPLDが定期的に発生します。そのようなチップの1つは、私の友人から与えられました。 FPGA LC4064V（ pdf ） -ispMACH 4000V / B / C / Zファミリ。私のバージョンは、最大400 MHzの周波数で3.3 Vで動作します！ TQFPパッケージには最大32のI / Oラインがあり、そのうち2つのラインはクロック入力に使用されます。ラインは、LVCMOS3.3、LVTTL、およびPCIモードで5 Vに耐えます。すべての結論は、プルアップまたはプルダウンによって「プル」されるか、空中にぶら下がることができます。また、オープンドレインモードで作業することもできます。

ラティスの開発環境

LC4064vが属する小型FPGAの場合： ispLEVER Classic 。

ファームウェアをインストールする必要がある場合： Diamond Programmer 。

大規模FPGAの場合： Lattice Diamond

プログラムを有効にするには、サイト eで登録し、 MACアドレスを指定し、ライセンスキーをダウンロードする必要があります。

ラティスダイヤモンド環境でプロジェクトを開発する方法の一般的なアイデアを作成するには、このビデオをよく理解することをお勧めします。

ラティスをフラッシュするには？

LPTプログラマーはほとんど過去のものです。はい、プログラマーを組み立てる時間と欲求はありません（プロジェクトを作りたいという欲求があります）。アルテラの場合のように、私はEbayまたはAliexpressのサイトでプログラマーの既製の中国クローンを見つけて購入することにしました。ただし、アルテラのプログラマーが約300ルーブルの場合、ラティスの価格はすでに約2000ルーブルです。ステッカーのみが異なる一見同一の製品の場合。しかし、注意深く見ると、 1300ルーブルの安価なものを見つけることができます！私と友人の2人を同時に連れて行きます。到着すると、あるプログラマーは仕事を拒否しました。彼は売り手と通信し始め、彼らはすべてをチェックしていることを保証した。その結果、USBコネクタにアースをはんだ付けして自分で修理しました。

アルテラのプログラマと比較して、「USB IDのみが異なる」のではなく、すべてが同じであることを確認します。

さらにいくつかの写真： 1、2、3 。チップが本当に多いので、プログラマーがより高価であることは明らかです。

チップを急いでチェックするために、LEDとボタンを備えたボードを作成します。超小型回路をアダプターボードにはんだ付けします。

ジェネレータとして、アルテラのCyclone FPGAよりも簡単なものは見つかりませんでした:) 50 MHzクロックジェネレータの周波数を2 Hzに分割して戻しました。この信号はLC4064vのクロック入力に適用されます。彼は最も単純な4ビットカウンターを作成し、ビットを取り出してLEDに接続しました。

点滅-動作します！

FPGAが機能し、プログラミングに適していることが明らかになったので、問題を自分で考えて英雄的に解決できます。

解決すべき問題は何ですか？

実際、時計を作るというアイデアはすぐには出ませんでした。セルの数は64に等しいため、割り当て可能なタスクについて考えることができます。厳密に定義されたMKが利用可能で、プログラミングの方法を知っていた昔を思い出し、解決する問題をそれに合わせようとしました。 FPGAプログラミングでは、問題を解決し、合成結果に基づいて適切なサイズのFPGAを選択するという逆のことを想定しています。しかし、ここではすべてを上下逆にして、サイズを制限します。これにより、タスクの選択とその実装の両方で、私たちは一生懸命働くことができます。限られた条件での一種の極端なプログラミング。

どうする？電子シンセサイザー？十分なセルがありません：MIDIコマンドの受信者だけが100を超えます。シンプルなものが必要です！たとえば、オーディオI2Sストリームのデコーダーと抵抗器上のDACを介した出力それは非常に具体的でシンプルであり、それほど壮観ではないからです。多くの行があります-7セグメントインジケーターをぶら下げることができます（静的に7x4 = 28！）。そして、何を描くべきですか？周波数メーター（チップは最大400 MHzまで動作するため、素晴らしいオプション）またはクロックを作成できます。時計を選ぶことにしました。

アセンブリ部品を見る

時計の場合、4桁の7セグメントインジケーターが必要です。最初は店で新しいインジケータを購入したかったのですが、その後、すでに約10年間箱に入っていた時計インジケータをすでに持っていることを思い出しました。むかしむかし、 RadioKotフォーラムの再生器がそれをくれました。私のインジケータをオンにする回路には、次のような恐ろしい外観があります。

古いコンポーネントの箱をなくし、FPGA（および私）をいじめるフレームワークでは、一見したところ、この特定のわかりにくいインジケーターを使用することが決定されました。実際、すべてが非常に簡単です。上からインジケータに制御電圧を印加します。原則として、1本のワイヤは2つのセグメントに直接接続されます。そして、2つのセグメントのどちらが機能するかは、現時点で共通ワイヤに接続したバスによって決まります。このスキームは、一般に、古典的な動的表示スキームに対応しますが、2つのインジケーターしか取得できないという違いがあります。すべてのインジケータの動作を確認するために、すべての出力に論理ユニットを、トランジスタに信号を順番に出力しました。

テスト結果によると、原則として、どのインジケータにも数字を表示できることがわかりました。ただし、左端のインジケーターでは、1つのセグメントが欠落しています。これにより、すべての可能な数字を表示することはできませんが、最も重要なのは数字の「ゼロ」です。この事実はこの写真で確認されています。したがって、数十時間でゼロが消滅します。

「クロックジェネレーター」も必要です。これは32768 Hzの周波数のジェネレーターです。なぜそのような頻度ですか？ 15ビットのバイナリカウンターを使用してこの周波数を適用すると、出力で1 Hz（2 ^ 15 = 32768）になるためです。それは1秒の間隔です。発電機の周波数を選択する際のもう1つの重要な点に注目したい。周波数を32768で除算するには、15ビットのバイナリカウンターが必要です。これには、FPGAで少なくとも15セルが必要で、すぐにリソースのほぼ4分の1を占有します。 50 MHzジェネレーターのカウンターは、最大2秒の間隔で分割するために30ビットを必要とします。そのようなコストでは、クロックのロジックに十分なセルがない場合があります。

クロッククォーツはありませんが、アルテラサイクロンは再び周波数ジェネレータとして機能し、50 MHzの周波数を32768 Hzに統合しました。

周波数を分割するには、Verilogでモジュールを使用します。これを扱うのは非常に簡単です。clkでは初期周波数を指定し、s_outから結果を取得します。除算係数は、DIVパラメーターによって設定されます。私の場合、50,000,000 Hzは入力クロック周波数で、32,768 Hzは取得する必要がある周波数です。

frqdivmod #(.DIV(50000000/32768)) divider(.clk(clk50M), .s_out(clk32768));

整数除算器モジュールコード（Verilog）

 module frqdivmod(clk, s_out); parameter DIV=2; // calculated parameters parameter WITH = ($clog2(DIV)>0) ? $clog2(DIV) : 1; input wire clk; output wire s_out; reg clk_n; reg [(WITH-1):0] pos_cnt; reg [(WITH-1):0] neg_cnt; wire [(WITH-1):0] div_value = DIV[(WITH-1):0]; initial begin clk_n <= 1'b0; pos_cnt <= {(WITH){1'b0}}; neg_cnt <= {(WITH){1'b0}}; end assign s_out = (DIV==1) ? clk : clk_n; always @ (posedge clk) begin pos_cnt <= (pos_cnt + 1'b1) % div_value; end always @ (negedge clk) begin neg_cnt <= (neg_cnt + 1'b1) % div_value; end always @(clk, pos_cnt, neg_cnt) begin //pos_cnt in sens list addd for resolve warning "variable is read inside the Always Construct but isn't in the Always Construct's Event Control" if ((DIV%2) == 1'b0) begin clk_n <= ( pos_cnt >= (DIV/2)) ? 1'b1 : 1'b0; end else begin clk_n <= (( pos_cnt > (DIV/2)) || ( neg_cnt > (DIV/2))) ? 1'b1 : 1'b0; end end endmodule

ハードウェアロジックを設定する

クロックを作成する最初の反復は、非同期リセットを使用してバイナリカウンター回路を作成することです（画像をクリックすると、Webサイトhttp://www.falstad.com/で回路が開き、必要に応じて調整できます）

カウンターの値が「10」（b1010）に達すると、リセットする必要があります。同じ信号が次の桁カウンタのクロックとして使用されます。

RCチェーンは、リーチ信号「10」の期間を増やすために使用されます。この信号が短すぎる場合、一部のトリガーはリセットまたは値を変更する時間がない場合があります。ただし、FPGAで非同期リセットを使用すると、多くの問題が発生する可能性があります。信号周期を増やすために、アナログ回路を使用していますが、デジタル回路を開発しています。このアプローチをFPGAに適用する場合は、この信号をチップから外部出力に送り、そこにチェーンをインストールしてから、FPGAの他の入力にフィードバックする必要があります。

非同期リセットでカウンターを定義するVerilogモジュール

 // counter module cntr #(parameter width=4) (clk, res, out); input wire clk, res; output reg [width-1:0] out; initial out <= {width{1'b0}}; always @(posedge clk or posedge res) begin if (res) begin out <= 0; end else begin out <= out + 1'b1; end end endmodule

実験として、非同期リセットを使用してカウンターのクロックを作成しました。同時に、RCチェーンを出力したり使用したりしませんでした。私の目標は、非同期ロジックを使用する価値があるのか、それとも「続けていくのか」を調べることでした。特定の段階まで、時計は定期的に時間をカウントしました

しかし、その瞬間、私は時計に秒の点滅を加えることに決めたとき、すべてが突然壊れました。

FPGAで開発する場合は、同期ロジックを使用することを強くお勧めします。クロックとカウンタの場合、カウンタの現在の値をレジスタに保存する必要があり、組み合わせ回路によりレジスタの次の値を計算する必要があります。次の値は、次の測定の前に明確に計算されます（そうすることを望みます）が、クロックパルスのエッジに沿ってレジスタにロードされます。つまり、放電の「針」がすり抜けることはありません。レジスタの現在の値に基づいて、次のメジャーで常に一意に値を決定します。

 reg [3:0] s;// 0..9 - 4bit --  //      wire s_cy = (s == 4'd9); //    : wire [3:0] next_s = (s_cy) ? 4'd0 : (s + 1'b1); //  +1,  0,   9 //       always @(posedge clk1Hz) begin s <= next_s; end

7セグメントインジケーターでレジスタの値を表示するには、バイナリから7セグメントコードへのコンバーターモジュールが必要です。

Verilogモジュールbcd2seg0_9

 //bin to 7seg module bcd2seg0_9(sin, sout); input wire [3:0] sin; output wire [6:0] sout; reg [6:0] SEG_buf; always @ (sin) begin case(sin) 4'h0: SEG_buf <= 7'b0111111; 4'h1: SEG_buf <= 7'b0000110; 4'h2: SEG_buf <= 7'b1011011; 4'h3: SEG_buf <= 7'b1001111; 4'h4: SEG_buf <= 7'b1100110; 4'h5: SEG_buf <= 7'b1101101; 4'h6: SEG_buf <= 7'b1111101; 4'h7: SEG_buf <= 7'b0000111; 4'h8: SEG_buf <= 7'b1111111; 4'h9: SEG_buf <= 7'b1101111; default: SEG_buf <= 7'b0000000; endcase end assign sout = SEG_buf; endmodule

リソースを節約するために、0から9までの数字のオプションのみを説明します。実験のために、代替コンバーターモジュールを試します。

Verilogモジュールbcd2seg0_9（2）

 //bin to 7seg module bcd2seg(sin, sout); input wire [3:0] sin; output wire [6:0] sout; assign sout = (sin==4'h0) ? 7'b0111111 : (sin==4'h1) ? 7'b0000110 : (sin==4'h2) ? 7'b1011011 : (sin==4'h3) ? 7'b1001111 : (sin==4'h4) ? 7'b1100110 : (sin==4'h5) ? 7'b1101101 : (sin==4'h6) ? 7'b1111101 : (sin==4'h7) ? 7'b0000111 : (sin==4'h8) ? 7'b1111111 : (sin==4'h9) ? 7'b1101111 : 7'b0000000; endmodule

しかし、消費されるリソースの量は変わりません。賢いシンセサイザーを喜ぶ。

次に、秒（単位、10）、分（単位、10）、時間（単位、10）のレジスタを作成します。それぞれについて、次の値の計算を設定します。しかし、1秒ごとのインパルスで秒の値を変更しますが、数十秒の値を変更します-ユニットのオーバーフローのみです。したがって、分単位は、数十および秒単位がオーバーフローした場合にのみ変更されます。などなど。

同時に、合成ではすべてが正常であることが示されましたが、デバイスのセルはすでに欠落しています。おっと状況を修正するために、2番目のレジスタを単純化することが決定されました。それでも表示されないので、2つの10進カウンタを0から59の1つのバイナリに変更します。少し先に進めて、もう1つ作成しましたが、クロッククォーツ周波数の共通分周器のカウンタを減らしました。したがって、カウントは0から119になりますが、周波数は2 Hzです（以下の、時間の設定に関する部分を参照）。

 //clk - general clock 32768 reg [13:0] clk_div; initial clk_div <= 14'd0; //??    Lattice always @(posedge clk) clk_div <= clk_div + 1'b1; // , ,  reg [6:0] sec;// 0..119 reg [3:0] m ;// 0..9 reg [3:0] mm ;// 0..5 reg [3:0] h ;// 0..9 reg [3:0] hh ;// 0..2 //    wire sec_cy = (sec == 7'd119); wire [6:0] next_sec = (sec_cy) ? 7'd0 : (sec + 1'b1); wire m_cy = (m == 4'd9);// && sec_cy; wire [3:0] next_m = (m_cy) ? 4'd0 : (m + 1'b1);//(m_cy) ? 4'd0 : (m + ss_cy); wire mm_cy = ((mm == 3'd5) &&(m == 4'd9)); wire [2:0] next_mm = (mm_cy) ? 3'd0 : (mm + 1'b1); wire h_cy = (h == 4'd9)||((hh == 4'd2) && (h == 4'd3)); wire [3:0] next_h = (h_cy) ? 4'd0 : (h + 1'b1); wire hh_cy = ((hh == 2'd2) && (h == 4'd3)); wire [1:0] next_hh = (hh_cy) ? 2'd0 : (hh + 1'b1); //     wire timer_clk = clk_div[13]; always @(posedge timer_clk) begin sec <= next_sec; m <= ( sec_cy) ? next_m : m; mm <= ( m_cy&&sec_cy) ? next_mm : mm; h <= ( mm_cy&&m_cy&&sec_cy) ? next_h : h; hh <= (h_cy&mm_cy&&m_cy&&sec_cy) ? next_hh : hh; end

7セグメント指標に関する結論

各レジスタHH：MM 7セグメントインジケーターに表示します。しかし、その前に、7セグメントコードに変換します。

 //      wire [6:0] s_m; wire [6:0] s_mm; wire [6:0] s_h; wire [6:0] s_hh; //       bcd2seg0_9 sseg_m( .sin(m), .sout(s_m)); bcd2seg0_5 sseg_mm(.sin(mm), .sout(s_mm)); bcd2seg0_9 sseg_h( .sin(h), .sout(s_h)); bcd2seg0_2 sseg_hh(.sin(hh), .sout(s_hh));

しかし、動的な兆候があります。さらに、出力時には、個々の7セグメントブロックではなく、インジケーターの個々の要素が切り替えられます。したがって、各インジケーター要素のレベルに行きましょう。

 //    wire a1,b1,c1,d1,e1,f1,g1; wire a2,b2,c2,d2,e2,f2,g2; wire a3,b3,c3,d3,e3,f3,g3; wire a4,b4,c4,d4,e4,f4,g4; //      assign {g4, f4, e4, d4, c4, b4, a4} = s_m; assign {g3, f3, e3, d3, c3, b3, a3} = s_mm; assign {g2, f2, e2, d2, c2, b2, a2} = s_h; assign {g1, f1, e1, d1, c1, b1, a1} = s_hh;

さらに、インジケーターダイアグラムに基づいて、マイナスに沿って2本の線があることを理解しています。それらを順番に切り替えます。

 wire led_line1 = (clk_div[7]); //8-    32768    wire led_line2 = (~led_gnd1);//   256

現在アクティブな行に応じて、セグメントの結合された行に対応する値を割り当てます。

 wire h_show = !(hh==0); //     assign led6 = (led_line1&&(b1&&h_show)) || (led_line2&&(b1&&h_show)); // b1 assign led7 = (led_line1&&(a1&&h_show)) || (led_line2&&(g1&&h_show)); // a1/g1 assign led8 = (led_line1&&(d1&&h_show)) || (led_line2&&(e1&&h_show)); // d1/e1 assign led9 = (led_line1&&e2) || (led_line2&&(c1&&h_show)); // e2/c1 assign led10 = (led_line1&&g2) || (led_line2&&b2); // g2/b2 assign led12 = (led_line1&&d2) || (led_line2&&c2); // d2/c2 assign led13 = (led_line1&&f2) || (led_line2&&a2); // f2/a2 assign led15 = (led_line1&&a3) || (led_line2&&f3); // a3/f3 assign led16 = (led_line1&&b3) || (led_line2&&g3); // b3/g3 assign led17 = (led_line1&&c3) || (led_line2&&d3); // c3/d3 assign led18 = (led_line1&&e4) || ((led_line2)&&e3); // e3/e4 !! assign led19 = (led_line1&&g4) || ((led_line2)&&b4); // g4/b4 assign led20 = (led_line1&&d4) || ((led_line2)&&c4); // d4/c4 assign led21 = (led_line1&&f4) || ((led_line2)&&a4); // f4/a4

リソースの闘争

そして、再び十分なリソースがないことがわかりました！リソースを奪い合う過程で、次の手順が実行されました。

bcdのエンコーダーを7セグメントコードに再編集します。通常のエンコーダーは、16進形式で0〜15の数値を変換します。クロックは表示に10進法を使用するため、エンコーダーには0〜9の数字のみが残っていました。つまり、入力は4ビットで、出力は7ビットワードの10種類です。ただし、数十分（0〜5）の間は、3ビットのエンコーダで十分です。それは6つのオプションです。同様の状況が数十時間存在します。通常、0〜2の3桁のみがあります。これは、エンコーダー入力に対して2ビットで、出力オプションは3つのみです。これはすべて、おそらく合成の複雑さを軽減するでしょう。そしてそれが起こった！使用されるセルの数は、63から59に減少しました。

レジスタの容量を数十分および数時間削減しました。これにより、ビット数だけセルの数が減り、加算回路が簡素化されます。

 reg [6:0] sec;// 0..119 - 7bit reg [3:0] m ;// 0..9 - 4bit reg [2:0] mm ;// 0..5 - 3bit reg [3:0] h ;// 0..9 - 4bit reg [1:0] hh ;// 0..2 - 2bit

合計すると、最適化の開始時点で、64セル中63セルが占有されていたため、可能な追加機能だけでなく、基本機能（時間の設定など）を実装する可能性が疑問視されました。現在、56個のマクロセルが占有され、8個が無料になっています。割合は98％でしたが、87％になりました。このような小さなボリュームの場合、これは非常に良好です：約10％！

時間設定

リソースが簡単になったので、時間の設定に取りかかりましょう。「時間」、「分」、「秒」の3つのボタンを作成することにしました。「時計」ボタンを押し続けると、値が増加します。同じ条件が分ボタンにも適用されます。これは簡単です。ボタンが押された場合（低位がオーバーフローしたときだけでなく）、各メジャーでレジスタに新しい値を書き込むことができます。

「秒」ボタンを押すことは別のロジックです。秒カウンターをリセットし、秒カウントを停止する必要があります。

時間設定をより快適にするために、値の増加速度を上げる必要がありました。そのためには、最終クロックの周波数を2 Hzではなく2 Hzに選択する必要があります（これについては上で書きました）。また、分周器で1つのセルが節約され、1ビット少なくなりました。

 input wire btn_HH, btn_MM, btn_SS; // , ,  wire timer_clk = clk_div[13]; always @(posedge timer_clk) begin sec <= (btn_SS) ? 7'd0 : next_sec; //reset seconds m <= ( sec_cy)||(btn_MM) ? next_m : m; mm <= ( m_cy&&sec_cy)||(btn_MM&&m_cy) ? next_mm : mm; h <= ( mm_cy&&m_cy&&sec_cy)||(btn_HH) ? next_h : h; hh <= (h_cy&mm_cy&&m_cy&&sec_cy)||(btn_HH&&h_cy) ? next_hh : hh; end

ご覧のとおり、1秒間に2回、オーバーフロー信号またはボタンを押すサインを確認します。どちらの場合も、時間または分が増加します。「秒」ボタンが押されている間、秒の値はゼロに設定されます。

2番目のインジケータ

2番目のインジケーターについては、分周器32768のレジスターからのビットはもはや適切ではありません最小周波数は2Hzであり、1秒間に1回点滅する必要があるためです。しかし、1秒に2回、秒のバイナリカウンターを増やします。したがって、このカウンターからゼロビットを取得します。

 assign led_second_tick = sec[0];

エネルギー消費と省エネ

機能の追加が許可されたセルのリリース。 1つのアイデアは、バックアップバッテリーで電源を作ることです。主電源がある場合、時計はフルモードで動作し、バックアップ電源に切り替えると、エコノミーモードになります。ディスプレイをオフにして、時間のカウントのみを処理します。

この機能の実現可能性を判断するには、通常モードでの電流と、省エネモードでデバイスが消費する電流を判断する必要があります。おおよそ、セグメントあたり約10 mAの電流で、同時に動作するセグメントが12個以下の場合、120 mAの表示からのみ取得できると推定できます。さらに、FPGA自体がエネルギーを消費します。ドキュメントによると-これは約10 mAである必要があります。

測定結果は、デバイス全体が全体で125 mAを消費することを示しています。これは計算に近いです。ロジックと別の入力信号に条件を追加します。これは、デバイスをエコノミーモードにする信号です。ネットワークからエネルギーを受け取る回路の部分から、電源から制御信号を取得します。ユーザーがデバイスがエコノミーモードで動作していることを確認するために、点滅する2番目のLEDを追加します。周波数は同じになりますが、通常モードのように充填率は50％ではありませんが、非常に短いフラッシュを行います。これを行うには、カウンタ分周器周波数からビットの一部を取ります。このロジックを実装するのに必要なセルは1つだけです。

 input wire btn_SAFE; //    wire SAFE_MODE = ~btn_SAFE; //  1  ,   ,  //   wire led_line1 = (clk_div[7])&&(SAFE_MODE==0); wire led_line2 = (~led_gnd1) &&(SAFE_MODE==0); //     assign led_second_tick = (sec[0]&&(!SAFE_MODE))||(sec[0]&&(clk_div[13:6]==10'd0)&&(SAFE_MODE));

省電力モードでの電流は18.5 mAでした。原則として、これはそれほど多くありません。ただし、製造元のWebサイトで適用されたFPGAが見つかった場合、「低電力のSuperFAST™CPLDソリューションを提供するアーキテクチャ」として分類されます。超高速-最大400 MHzです。スピードのためにこのような電流が流れているのではないかと疑っています。しかし、ラインナップには低速で経済的なオプションがあります：ispMACH 4064ZE、動作電源電流Vcc = 1.8V、電流80マイクロアンペア。

ジェネレーターを完成させる

ジェネレーターを作成するために、最初にFPGAロジックエレメントを使用することにしました。非常に独創的で経済的です。ただし、「何かがうまくいかなかった」ため、このオプションは機能しませんでした。そして、Cycloneでさえ、そして鉄バッファーを作成する場合でさえ。もちろん、フィードバックパラメータを使用して、このようなスキームを機能させることができると思います。一般に、外部ジェネレーターを作成する必要があります。私はスキームを探していました。選択したトランジスタ回路は機能しましたが、受信信号のパラメーターにより、ジェネレーターとして使用できませんでした。その結果、実証済みのジェネレーター回路をTTLチップ上に組み立てることにしました。しかし、KR1533LA3では、この回路は機能しませんでした。その結果、このスキームに基づいてジェネレーターが起動されました。

1つの問題が残っていました。KR1533LA3チップは5V +-10％、つまり4.5〜5.5の電圧で動作し、FPGAは3.3ボルトで動作します。ただし、チップの動作は本質的にアナログモードで発生します。私はリスクを取り、3.3ボルトから起動しました-それは動作します！時計を似たように設定します。

発電機~~ロータータービンローターのランアウト~~実験は、クロックが動作していることを示しました。 3時間ですでに20秒かかりますが、初期段階のテストでは、Cycloneをオシレーターとして使用し、オシレーターの周波数を50 MHzに分割しました。同時に、数時間の間に顕著な偏差は観察されませんでした。そして、ここでは6時間ですべてが2〜3分間「逃げ出します」！毎日見ることは受け入れられません。したがって、私はスキームに戻りました

そのようなスキームの分析から、マイクロ回路のタイプには何らかの意味があるという考えに至りました。そのようなすべての回路では、CMOSが使用され、私の場合はTTLチップがありました。この仮説をテストするために、私は店に行き、561シリーズのチップをいくつか購入しました。その中にはK561LA9チップがありました。文書の研究により、この超小型回路は3..18ボルトの範囲の電圧で動作できることが示されました。これにより、電源の正確性の問題が解消されます。回路はすぐに起動しましたが、32768 Hzではなく、ある程度の高調波で起動しました。 100Kの抵抗を300Kに増やす必要がありました。時計を似たように設定します。 2日で、時計は約30秒進みました。これも小さくありませんが、すでに6時間で+3分よりも優れています。これで、発電機回路内のコンデンサをピックアップして、より正確なストロークをより多く設置できます。そして、そのような周波数偏差を測定できる周波数メーターを構築する方法を考えてください。そうしないと、精度の調整が遅れる場合があります。 Cyclone FPGAと50 MHzジェネレーターを使用して、測定時間1〜10秒の周波数メーターをスケッチし、SignalTapを使用してデータを読み取りました。発電機に電源コンデンサを入れ、コンデンサとストローク周波数用の同調コンデンサを選びました。周波数を32768に設定し、測定の精度をプラスまたはマイナスしました。目に見えるコースの日中、逸脱は検出されませんでした。それがすべてジェネレーターです。

MRB 1178を読むと、クォーツ時計を使用すると、1か月あたり最大2秒の精度を達成できることがわかりました。このような精度の値は、単純な時計には十分だと思います。

電源

計算と測定によると、デバイスの消費電力は120 mAです。元々、220ボルトの主電源からデバイスに電力を供給することが計画されていました。したがって、コンバータ220からの高い値の効率-> 3.3ボルト-は必要ありませんでした。このような電流では、線形安定器は消費量の増加につながりますが、同時に、そのシンプルさにより優れた信頼性を提供します。一般的に、エネルギーを節約し、適切なコンポーネントをピックアップすることさえ必要であることに同意します。しかし、私たちにはシンプルな時計があり、私は電気の過剰な消費に対して支払う準備ができています。

安定装置の出力からネットワークに電圧があるという信号を取得します。存在しない場合は、インジケータをオフにします！

本体

ケースは小さなものを選びました。私はすべてをそれに合わせようとする必要がありました。ラップを取り付けるためのいくつかのラックは噛まなければならなかった。電源は外部のものを使用する必要があります。時間、分、リセット秒を設定するボタンがケースに表示されます。

収集されたレーキのリスト

適切な栄養。最初はFPGAがプログラムされましたが、LEDを点滅させてボードを接続すると、問題が始まりました。プログラマーは、チップを「見る」ことと決定することをやめました。この問題は、マイクロ回路の各電力線にフィルターコンデンサを取り付けることで解決しました。
非同期ロジック。非同期リセットを備えたカウンタは、個別のカウンタのクロックの典型的なソリューションです。 FPGAでの非同期ロジックの使用は、作業が予測不能であるため、強く推奨されません。信頼できるFPGAソリューションは同期ロジックです。
FPGAファームウェアの直後の自動リセットの欠如。プログラミング後、マイクロサーキットはしばらく動作を停止し、その後再び動作を開始します。ただし、この場合、明らかに、トリガーの現在の値はリセットされません。同時に、時計は画面上にナンセンスを表示し始めます。場合によっては、すべてがうまくいくように見えるかもしれません。これは誤解を招く可能性があり、何かがプログラムされていないように思わせます。いいえ、すべてのレジスタがリセットされるように、チップの電源をオフにしてからオンにするだけです。このFPGAチップのJTAG入力にはリセット入力がないため、プログラミング後に自動リセットは発生しません。
プリセットレジスタ値の欠如。ラティスチップをプログラミングする場合、レジスタの初期構造は合成されないことに注意してください。 , , initial . . , N, . , , ( ) — .
. , , , , . — . . . , . , .. 400 . — 315. , - . pull-up, ? , . . pull-down . "" . . … フラックスTT !!!
時計の精度。クロッククオーツジェネレーター+ TTLチップ-1日3分間安定して動作します。CMOSチップ上でより正確なジェネレーターが作成されました。一般に、水晶発振器の設計の問題は非常に広範囲であり、記事の範囲を超えています。[6、7、8]を参照

結論

行われた作業の結果、私は次の肯定的な結論に達しました。

ラティスFPGAとその開発環境は完全に機能します。
Verilogなどの汎用HDL言語を使用すると、FPGAメーカーを問題なく変更できます。
プロジェクトの開発中に発生した問題のほとんどは、プロジェクトのコアがFPGAであるという事実とは関係ありませんでした（レジスタのフラッシュと初期化後のリセットの場合を除く）。
, 64...500 , , , , ;
: 64 . 32 . , . 64 . RTC — DS1302, DS1307, DS3231, . , , GPS LCD , ~240 [9].

私は自分で新しいFPGAを研究し、多くの新しいことを学び、寄付されたマイクロ回路、LEDスクリーンを取り付け、寄付用の時計を組み立てました。面白いプロジェクトと良い気分をお祈りします！

GitHubプロジェクトのソースコード：https :

//github.com/UA3MQJ/fpga_simple_clock

参照資料

Quartus IIと小さなVerilogを使用したFPGAクロック
FPGAクロック
ラティス製品
we.easyelectronics.ru-TT flux-gel（注意、クソ！）
1178。MOS集積回路の電子時計。参照手当。-M .: Radio and Communications、1993.-48 p .: Ill .-（Mass Radio Library; Issue 1178）。
水晶発振器の周波数安定化の機能
水晶発振器
水晶振動子
見て。GPS + LCD WH0802
愚かなFPGAウォッチ

FPGAウォッチラティス