マルチセルラープロセッサ-それは何ですか？

多くの人が、マルチセルラーアーキテクチャ、プロセッサ、およびそれらの最初のデバイスについても聞いています。 特に上級ユーザーはアルゴリズムをテストしました。 最初の簡単なパフォーマンステストと、P1プロセッサチップをエッチングしたBarsmonsterユーザーが実施されました。 R1プロセッサはすでに最初のテストを受けており、すぐにすべての人が利用できるようになります。 しかし、多細胞構造がどのように機能し、その違いは何かという質問に対する答えを誰もが知っているわけではありません。 物事を最新のものにするために今すぐ試してみましょう。



1.多細胞性

マルチセルラーコアは、完全に接続された単方向スイッチング環境によって結合された、同一のプロセッサユニット（2つ以上）のグループです。 プロセッサユニット間の相互作用の特性は、アルゴリズムの説明からわかります（これについては以下で詳しく説明します）。 マルチセルラーアーキテクチャのプロセッサユニットは、セルと呼ばれます。 実行できるコマンドのセットは、特定の実装によって決定され、アーキテクチャに依存しません。



多細胞核のアルゴリズム「目」

まず第一に。

どの式も、階層並列形式（NPF）の形式で表すことができます。 検討する

単純な例：g = e *（a + b）+（ac）* f、NPSでは次のようになります。









図1. NPSの例



一般に、操作を実行するために、i番目の層にあるノードは、1番目から（i-1）番目までの層で取得した結果を使用できます。 したがって、同じ層にあるチームは独立しています。

アルゴリズムは、一連の式であり、サブセット（線形セクション、コントロール転送演算子によって相互接続されている）に分割されます。 線形セクション（LU）は、特定の線形セクションに制御が移される場合にのみ計算される数式のサブセットです。 線形セクション内では、情報的に無関係な数式を任意の順序で実行できます。



ご存じのように、任意のコマンドのプロセッサによる実行の結果は、プロセッサの状態の変化で表されます。 後続のチームがこの新しい状態を使用すると、結果のソースコマンドとこの結果の受信者コマンド間の情報リンクが形成されます。 このような関係は、間接（間接）または直接（直接）のいずれかです。



間接的なコミュニケーションでは、結果は疎外された後にのみ利用可能になります。つまり、公共のレジスターやメモリまたはその他のデバイスに記録します。 sourceコマンドは結果をこれらのデバイスに配置する必要があり、receiverコマンドはそこからデータを取得する必要があります。 デバイス名はオペランドとして指定されます。 チーム間のこのような接続は、マルチセルラーを除く、すべての最新のプロセッサーの基本です。



直接的な情報通信の場合、チームには名前が付けられ、名前はチームの場所やその他の実装機能ではなく、チーム自体を識別する必要があります。 結果には、ソースチームとレシーバーチームの両方の名前でアクセスできます。 最初のケースでは、ブロードキャストが使用され、続いてロールコールが選択されます。この場合、ソースコマンドの名前は、宛先コマンドのオペランドフィールドで指定されます。 2番目では、ロールアウトが実行され、ソースコマンドが結果の宛先コマンドの名前を設定します。



理論的には、NPSのノードには任意の名前を付けることができます。 唯一の要件は一意性です。 これを行うために、マルチセルラープロセッサでは、チームはメモリからフェッチするときにタグ（ラベル）を受け取ります-したがって、ローカル名と結果が与えられます-そして、チーム間の相互作用はタグを介して編成されます。 データは、独自のタグよりも低いタグを持つチームから取得できます。 目的の結果のタグ番号は、コマンドタグの値と目的の結果のタグの値の差によって設定されます。 たとえば、オペランドに@ 5が指定され、コマンドタグが7の場合、タグ2のコマンドの結果がオペランドとして使用されます。コマンド実行のすべての結果はスイッチング環境に送信され、そこから必要なものがタグによって選択されます。 したがって、マルチセルラープロセッサでは、ブロードキャスト結果は名前による後続の選択で使用されます。



物理的な制限により、受信側コマンドからのソースコマンドの最大距離を決定する「可視性ウィンドウ」の概念があることに注意してください。 コマンドを取得するプロセスのタグは周期的に変化します。 その最大値は、コマンドバッファーのサイズによって決まります。 実際、タグのサイズによって、実行の異なる段階で同時に実行できるコマンドの数が決まります。 以前に割り当てられたコマンドがまだ実行されていない場合、タグ値は使用できません。



第二に。

マルチセルラープロセッサは、段落と呼ばれる構造で動作します。

段落は、情報として閉じられた一連のコマンドです。 段落はコマンドの類似物であり、その後、プロセッサおよび/またはその構成内のシステム（レジスタ、バス、メモリセル、入力/出力チャネルなど）の状態が変化します。 つまり 多細胞核の場合、段落はコマンドです。

マルチセルラーアーキテクチャの主な機能は、アルゴリズムのJPF表現を直接実装することです。 このアルゴリズムの理解から、多細胞アーキテクチャの多くの特性が続きます。



2.マルチセルラーアーキテクチャのプロパティ

• セルの数からの独立。
• コンピューティングリソースの動的割り当て。
• 実行可能なすべてのコマンドが同時に実行されます。
• 低消費電力。 作業があるときに機能します。
• スケーラビリティ、セルの数に制限はありません。

段落2で説明されているアルゴリズムで段落がどのように見えるかをさらに詳しく考えてみましょう。









多細胞核の場合、次の段落の構成スキームが特徴的です（必須ではありません。上記の例にも偏差があります）。

• 作業用データの取得（例ではタグ0-2,4,6のコマンド）;
• データ処理（例ではタグ3,5,7-9を持つコマンド）;
• 結果の保存（例ではタグ10のコマンド）。

段落の終わりで、マルチセルラープロセッサのマシンの状態が変化することを思い出してください。



アルゴリズムはセルの数に依存しません。

チーム間の情報接続は明示的に示されており、プログラムの作成時にプロセッサユニットの数を知る必要はありません。 チームは、オペランドの準備が整うのを待ってから、実行に移り、いつ誰がオペランドを準備するかを気にしません。 水まき缶を想像してみてください-水まきの際にノズルにいくつの穴があるかは考えません。 セルは同一であり、このセルまたはそのコマンドが実行されるセルに違いはありません。

チームは、セルが従う順序で、1セルが0セル、2チームが1セルなどの順序でセルに分散されます。チームが最後の使用可能なセルに転送されると、0セルから再分散が開始されます。 4細胞核の仕事を考えてみましょう。 上記の段落は次のように実行されます。









図2.セルによるチームの分布



同時に実行されるコマンドの数は、セルの数によって異なります。 各タスクに最適なセル数を選択することは、分析が必要なタスクです。 普遍的なシステムを作成することはまだ機能しないため、次のデータに焦点を当てることができます：4つのセルは一般的なタスクに非常に優れており、16のセルは信号処理タスクに優れています。

コードを分析して、それらに最適なセル数を想像できます。 これを行うには、NPSでアルゴリズムを提示し、階層内のチームの数を計算する必要があります。 それらのチームの平均数は、特定のケースでのセルの最適数を示唆します。



実行可能なすべてのコマンドは同時に実行されます。

上記のように、多細胞核はアルゴリズムのJPF表現を実装し、独立したチームが層に配置されます。 現時点でできることはすべて、プログラマからの特別な指示なしに実行されます。主な条件は、チームが実行のためにすべてのデータを受信する必要があるということです。



技術的な制限を考慮する必要があります。セルの数が制限されているため、ニュークリアスにあるセルと同じ数のコマンドが同時に実行されます。



「ホイールアライメント」またはコンピューティングリソースの動的割り当て

なぜなら コードは、実行されるセルの数に依存せず、操作中にコンピューティングリソースを分散する多細胞核の能力が現れ、制御はプログラムによって実行されます。

リソースを再配布するマルチセルラーアーキテクチャの能力は、 再構成と呼ばれるものです。 たとえば、多細胞核の細胞は、任意のアルゴリズムまたはその一部を実行するために任意に分散できます。 グループ（まだ良い名前を思いついていません）は、任意のアルゴリズムまたはアルゴリズムの一部を実行するために相互接続されている多細胞核のセルの一部です。 グループには1つ以上のセルを含めることができます。 多細胞核がグループを部分に分割するとき、これは分解と呼ばれます。 グループ化のプロセスは合成です。 下の図3は、4セルのニュークリアスが時間とともにどのように再構成されるかを示しています（例）。 1つのタスクを実行するセルには、1つの色が塗りつぶされます。









図3.セル再構成の例。



消費電力の削減。 仕事があるときに機能します。

マルチセルラーアーキテクチャの基本的な基盤はブロードキャストです。 これまでのところ、これは直接的な情報通信を使用してプログラム内のチーム間でデータを転送する唯一のアーキテクチャです。



4セルプロセッサによるコード実行の例を示す図1に注目すると、セルは実行準備ができているときに階層にあるコマンドを実行することは明らかです。 結果はスイッチング環境に置かれ、消費者を待っています。



多細胞核は不必要なアクションを実行せず、仕事があるときに機能します。 プロセッサのコンポーネントのいずれかがコマンドを実行する準備ができていない場合、解放されるまでそのコンポーネントでの作業は中断されます。



スケーラビリティ、セルの数に制限はありません。

アーキテクチャはセルの数を制限しません。 重要なのはテクノロジーです。

多数のセルを整理するにはいくつかのオプションがありますが、これは別の記事のトピックであり、後で準備します。



3実装

肉体のマルチセルラープロセッサ

マルチセルラープロセッサは、0〜n-1の番号を持つN個の同一セルで構成され、スイッチングメディアによって結合されます。 各セルにはプログラムメモリユニット（PM）、コントロールユニット（CU）、バッファデバイス（BUF）が含まれ、各セルはスイッチングデバイス（SU）に対応し、その組み合わせがスイッチングメディア（SB）を形成します。 プロセッサには、データメモリ（DM）、汎用レジスタブロック（GPR）、および実行ユニット（EU）も含まれます。これらは、浮動小数点数の算術論理デバイス（ALU_FLOAT）、整数のALU（ALU_INTEGER）、およびメモリアクセスユニットで構成されますデータ（DMS）。



マルチセルアセンブラのプログラムは、段落で構成されています。 例：

Paragraph: ;  jmp paragraph_next ;     complete
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
     

実際、次の段落に移動するコマンドは現在の段落のどこにでも配置できますが、現時点ではこれに焦点を合わせていません。 この例では、パラグラフはラベル「Paragragh」からコマンドのセクションの最後のラベル「complete」までのすべてのコマンドです。



段落では、コマンドをランダムに並べることができ、チームは「@」演算子を使用して以前のコマンドの結果を参照できますが、現在のコマンドよりも64桁高いコマンドの結果は参照できないことに注意してください。 つまり 各コマンドの結果の可視性ウィンドウは64ですが、段落のサイズは制限されていません。 少なくとも数千のチームで構成できます。 例を考えてみましょう：

 Paragraph: getl 2 ;    getl 3 ;    addl @1, @2 ; 2 + 3 addl @1, @3 ; 5 +2 jmp paragraph2 complete
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
     

この例では、addl @ 1、@ 2コマンドは前の2つのコマンドを追加し、addl @ 1、@ 3コマンドは前のコマンドの結果とコマンドの結果を追加します。



ある段落から別の段落に移動すると、プロセッサの状態が変わります。 メモリへの書き込み、レジスタの読み取りは、レコードの読み取り制御が有効になっている場合、または直接読み取りおよび書き込みコマンドが使用されていない場合に、段落の最後に発生します。 しかし、読み取りおよび書き込み制御を無効にする可能性があります。 メモリーへの書き込みは、その完了を待たずに段落自体で行われます（読み取りおよび書き込み制御を無効にできる場合は、メモリーを操作するときにパフォーマンスが著しく向上します）。 実際、マルチセルラープロセッサーを最大限に活用するのは簡単ですが、これは別の記事のトピックです。



状況依存プログラムを実行するために、各段落のコマンドは、PMセルに配置された同じアドレス（この段落のアドレス）から順番に実行されます。 最初の実行可能な段落の場所アドレスは、セルがコマンドを選択するアドレスと同じです。 その結果、段落のアドレスから始まるi番目のセルのPMに、番号i、N + i、2 * N + i、...のコマンドが順番に配置されます。



各セルは、指定されたアドレスから始まり、命令を順番に選択し、後続のデコードのために命令レジスタに配置します。 セルコマンドは同期的に選択されます。



N個のコマンドの次の選択された各グループをデコードするとき、次のタグ値（t）が割り当てられ、グループからのグループの番号とそれに応じた結果が割り当てられます。 命令の選択とデコードは、制御記号「段落の終わり」（完了）でマークされたコマンドが選択されるまで続きます。 新しい段落のアドレスは、現在の段落のコマンドの選択中、またはコマンドの選択完了後にいつでも受信できます。 すべてのセルに同時に入ります。 最後の段落コマンドの選択時に次の段落のアドレスが計算されない場合、選択はアドレスが受信されるまで中断されます。 アドレスが受信されると、このアドレスから選択が続行されます。 選択されたコマンドは、第1オペランドのバッファー、第2オペランドのバッファー、およびコマンド（操作コード、タグなど）のバッファーで構成されるバッファーデバイスに到達します。バッファーデバイスはコマンドを生成し、対応する実行デバイスに送信します。



操作部（命令バッファー）は、命令コードに加えて、結果を送受信するために必要なすべてのサービス情報、つまり命令番号と、命令を実行するための第1（第2）オペランドの準備の兆候を含みます。



オペランドストレージバッファは連想的にアドレス指定されます。 連想

アドレスは、要求された結果のタグです。 操作中のオペランドとして、以下を使用できます。

• スイッチから送信されるソースコマンドから要求された結果。
• 制御ワードのデコード時に計算された値、コマンドワードに直接存在する値、または汎用レジスタから取得された値。

最初のケースでは、コマンドを書き込む際のこのオペランドの準備フラグは「準備完了」状態に設定され、2番目のケースでは「準備完了」状態に設定されます。 スイッチングデバイスから要求された結果を受信した後、最初のケースでは、サインも「準備完了」に設定されます。 すべてのオペランドを受け取ったコマンドは、バッファデバイス内の他の既製のコマンドの中から優先順位が選択され、その後、実行デバイスが使用されていない場合、実行のために発行されます。



プロセッサP1では、個別のメモリ領域が各セルに割り当てられました。 プログラムメモリとデータメモリは重複しませんでした。 プロセッサR1では、プログラムメモリとデータメモリは同じアドレス空間にあります。 セルには、プログラムメモリとデータメモリへのアクセスチャネルがあります。 図4は、プロセッサP1の一般的な構造を示しています。 図5は、プロセッサーR1のセル構造とその説明を示しています。









図4.マルチセルラープロセッサの一般的な構造



算術論理デバイス（ALU）は、DMSユニットとともに、各セル（CELL）で使用可能なアクチュエーターのセットの一部です。



セルの構成には、次のデバイスが含まれます。

1.デバイス選択コマンドIDU（命令配布ユニット）。

2.制御デバイス。

3.スイッチングデバイスSU（スイッチユニット）。

4.バッファデバイス。

5.整数ALU。

6. ALU浮動小数点。

7.データメモリDMS（データメモリサービス）へのアクセスをブロックします。

8.結果のマルチプレクサ。

9.レジスタセットGPR（汎用レジスタ）。

10.割り込みコントローラーIC（割り込みコントローラー）。

11.ブロックJTAG-GPRのデバッグ。



詳細なセル構造を図5に示します。









図5.セル構造。



アクチュエータの実行結果は、スイッチングデバイスに送信されます。

整数ALU、浮動小数点を持つALU、およびDMSコマンドの実行結果が同時に準備できている場合、スイッチングデバイスはALU浮動小数点コマンドの実行結果を受け取ります。 アクチュエータは、結果を読み取る優先度に従って次のように配布されます。



1.浮動小数点を使用したALU;

2.DMS;

3.整数ALU。



現在のサイクルではスイッチングデバイスに結果を発行できないエグゼクティブデバイスは、コマンドの結果を出力レジスタに書き込み、結果が発行されるのを待ちます。

上記の状況は、コマンドを実行するために必要な対策の数が非決定的な量であるという結果になります。

各セルには、整数ALUと浮動小数点数用のALUの2つのALUがあります。

整数ALUは、整数オペランドでコマンドを実行するように設計されていますが、オペランドは次の形式で表示できます（コマンドに応じて）。

• 64ビット
• 32ビット
• 16ビット
• 8ビット
• パックされた32ビット。
• パックド16ビット。

浮動小数点を使用するALUは、IEEE-754規格の要件に従って、単精度（32ビット）または倍精度（64ビット）の浮動小数点数の形式で表示されるオペランドでコマンドを実行することを目的としています。

構造的に、浮動小数点ALUは3つの部分で構成されます。

• 単精度除算器（除算、平方根抽出）
• 倍精度分周器
• 電卓（他のコマンドの実行）

マルチセルラープロセッサとマルチコアプロセッサの違いは何ですか？

1つまたは複数のコアで構成される従来のプロセッサでは、実行の基本単位は特定の順序で実行されるコマンドです。 マルチセルラープロセッサでは、実行の基本単位は段落です。 無制限の数のチームで構成される線形セクション。その後、指定されたラベルを持つ別の線形セクションに移行します。 このセクションのコマンドは、可能な場合は並行して実行されます。 並列化はハードウェアで行われます。 プログラマは、チームがどのセルに入るかを心配する必要はありません。 これが「自然な並列処理」です。 この結果、同じコードを任意の数のセルで実行できます。 マルチセルラープロセッサのもう1つの違いは、ブロードキャストを使用したコマンド処理の結果の送信です。多くのシングルコアシステムでは、結果はメモリとレジスタを介して送信されます。 もちろん、マルチセルラープロセッサには、線形セクション間でデータを転送するためのメモリとレジスタがありますが、線形セクション内では、レジスタとメモリを使用せずに基本的な操作を実行できます。 この事実により、消費電力の削減の結果として、マルチセルアーキテクチャの実装が簡単になり、メモリアクセスが削減されます。 さらに、1つ、2つ、...、256個のセルで同じプログラムを実行すると、セルを再構成（タスクグループに結合）して、フォールトトレラントプロセッサとスケーラビリティを作成できます。



この記事の後半で、並列処理と再構成の問題に戻ります。



4.例

マルチセルラープロセッサは4つのセル（おそらく256以上）で構成され、セルは完全に等しく、スイッチング環境（スイッチ）によって結合されます。 セルのコマンドを実行した結果はスイッチに保存されます。

アセンブラプログラムは、コマンドを含むセクションと段落に分割されます。

セル間の情報交換にはスイッチが使用され、段落間の交換にはRON、インデックスレジスタ、データメモリがあります。 周辺機器を操作するための周辺機器レジスタがあります。

次の形式のステートメントを除外するには：

• たとえそれが記憶の「ページ」であるとしても、誰がすべての記憶を「操縦」するのでしょうか？ セルの上位（上部）制御ユニットはどこにありますか？ 誰がセルメモリをロードしていますか？
• プロセッサーではなくプログラマー、並列

簡単なプログラムを考えてみましょう。









図2.セルによるチームの分布



図2に示すように、段落のチームはセル間で分散されます。 各セルのコマンドは並列に実行されます（「自然な並列処理」）。 コマンドの実行は、引数の準備ができたときに発生します。 この場合、プログラムは4つのセルのグループによって実行されます。 プログラムは、4の両方で正常に実行されるため、他の任意の数のセルでも実行されます。 多細胞アーキテクチャの基本原則は、細胞は互いに独立しており、誰からも独立しており、同じであるということです。 この原則は、再構成のあるプロセッサーに適用されます。



再構成 -プロセッサセルがグループに構成（収集）および分解（分析）する能力、すなわち セルが1つのセルからN（Nセルプロセッサの場合）までグループにまとめられ、独自のコードセクションを実行する能力。 デフォルトでは、プログラムを開始すると、すべてのセルが1つのグループに属します。 各グループには独自のRON、インデックス、制御レジスタのセットがあるため、独自の割り込みハンドラを割り当てることができます。

フォンノイマンアーキテクチャに関する記事で、 Leonid Chernyakは、次の3種類の再構成可能なプロセッサを特定しています。

1）専用プロセッサー

2）構成可能なプロセッサー

3）動的に再構成可能なプロセッサ（例として、L。Chernyak-FPGAによる記事の公開時に存在するこの種の唯一のクラス）が提供されます。

最初の2つのタイプは製造プロセスで特異性を獲得し、3番目のタイプはプログラム可能です。



この分類によると、マルチセルラープロセッサR1は動的に再構成できますが、チップ上のプロセッサであり、マシンコードの独立性により、FPGAとは異なり、リソース（セル）の再分配は、プロセッサを停止または再起動せずに、情報を失うことなく行われます。 したがって、MultiClet R1は、3番目の種類の新しいクラスです（最初のクラス-FPGA）。

これまで、世界でこのようなプロセッサーを製造した人はいませんでした。

L. Chernyakによって提案された分類は、将来の開発に合わせて調整され、4番目のタイプによって開発できます。

4） 自己適応プロセッサー 、

すべてのシステムの動作を独立して保証し、リソースを自動的に再配分できます。 損傷、障害、または追加のタスクが発生した場合、プロセッサまたはプロセッサのシステムは新しい条件に適応できる必要があります。

そのようなシステムを作成する最初のステップは、おそらく、Multiclet L1プロセッサまたはそれに基づくCMSです。



セルの分解（グループへの分割）の例を考えてみましょう：











この例では、0と1の番号を持つセルが計算を実行し、セル2がセンサーから情報を収集し、セル3が作業レポートをコンパイルして外部環境と対話する3つのグループにパーティションを分割しています。 セル0と1がデータを処理する時間がないことが発生した場合、セル3が助けになり、2つのグループを取得できます。 セルの再構成にはプロセッサのリセットは不要であることに注意することが重要です。 セル3は、セル0とセル1で同じ言語を話します。 RONのセット、インデックスレジスタ、および制御レジスタはそれらを取得します。

アセンブラーの通常のプログラムの簡単な例（標準Cで記述できます）：

 .text habr: getl 4 ;    getl 5 ;     addl @1, @2 ; 4 + 5 = 9 mull @3, @2 ; 4 * 5 = 20 subl @1, @2 ; 20 – 9 = 11 slrl @1, 2 ; 11 << 2 = 44 subl @1, @2 ; 44 – 11 = 33 mull @4, @5 ; 20 * 9 = 180 jmp habrahabr ;    complete habrahabr: getl 5 ;    addl @1, [10] ;        10 setl #32, @1 ;     32 complete
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
     

段落は、「。text」というラベルの付いたセクションにあります。 段落には無制限の数のコマンドを含めることができます（プログラムメモリで許可されている限り）が、各コマンドは、63行以内の結果のコマンドにしか変換できません。



便宜上、アセンブラーでは、各コマンドにラベルを設定できます。次に例を示します。

 habr: arg1 := getl 5 ;    sum1 := addl @arg1, [10] ;        10 setl #32, @sum1 ;     32 complete
      
      

        
        
        
      

    
        
        
        
      
      

        
        
        
      

    
     

マルチセルラープロセッサには、選択した操作（チーム）と機能デバイス間でのそれらの分散との間の情報リンクを識別することができるハードウェアはありません。 動的な並列化はありません。 静的な並列化はありません。 プログラムは情報の接続を記述しますが、線形形式であり、何をどのように並列に実行できるかの指示は含まれていません。 これは、他のプロセッサとの根本的な違いです。 同じ機能により、マルチセルラープロセッサは潜在的に存続可能です。 個々のセルに障害が発生した場合（プロセッサの劣化）、再コンパイルまたは再起動せずにプログラムを継続的に実行できる可能性。



リソースを動的に分散するマルチセルラープロセッサの特性により、一部のセルに障害が発生した場合でもタスクを実行できるシステムを作成できます。



劣化は生産性の低下につながり、その結果、問題を解決するための時間が長くなります。 しかし、多くの組み込みアプリケーションでは、マルチセルラープロセッサの活力により、管理対象オブジェクトは、品質を低下させるか、二次問題の解決を拒否することにより、基本機能を実行できます。

システムレベル-セル間（並列性を実装する場合）および細胞内レベル-セルブロック間（コマンドを実装する場合）の両方で、マルチセルラープロセッサの非同期および分散化された組織は、さらに以下を提供します。

• 設計オブジェクトの命名法の最小化とその削減
  
  難易度
• プロセッサチップの面積の減少（
  
  分散管理は集中管理よりも少ない）;
• 生産性の向上とエネルギー消費の削減
  
  より効率的なコンピューティングプロセスの実装。
• 各セルに個別の同期システムを使用する
  
  数十個と数百個のセルの単結晶に実装した場合。

その結果、プロセッサの複雑さを劇的に削減し、それに応じてコストを削減し、設計品質を改善できる、適切に構造化されたモジュール式システムを取得します。 さらに、フォンノイマンモデルと比較して、プロセッサの定量的特性も向上しています。



現時点では、POCNTや暗号化アルゴリズムなどの単純なアルゴリズムのテストが実施されています。 アセンブラー用のプログラムはpopcntテスト用に作成されたもので、結果をCのPentium Dual Core 5700用の単純なプログラムと比較しました。

テスト結果は、次の表に要約できます（32ビット計算サイクルあたりのクロックサイクル数）。







つまり テーブルテストのMulticlet R1プロセッサはIntelプロセッサより15％高速であり、BitHacksテストではMulticlet R1プロセッサはIntelの2倍以上高速であると結論付けることができます。 マルチセルラープロセッサのpopcntテストは、単純に並列コンピューティングに変換されました。 もちろん、新しいIntelプロセッサにはpopcntのハードウェア実装がありますが、このテストではプロセッサの機能を示しました。



5.今何を持っていますか

現時点では、Multiclet P1プロセッサがリリースされており、2つのデバッグボードと同様に注文可能です。











さらに、Multiclet Key_P1情報保護デバイスは最初のマルチセルラープロセッサで開発され、最初の生産バッチは2014年9月に予定されています。











さらに、P1プロセッサーに基づいて、Wirschke LLCの箔押し用プリンターが開発され、標準として提供されました。











ユーザーは積極的にマルチセルラープロセッサをマスターし、ライブラリを補完し、新しい有用なサンプルを作成しています。











R1プロセッサの最初のバッチが受信され、新しいプロセッサのテストが開始されました。

プロセッサの最初のリビジョンはR1-1と呼ばれます。

繰り返しますが、新しいプロセッサは別の記事のトピックであり、最初のリビジョンのプロセッサの特性を少し後で公開します。











このプロセッサ用に、LDM-Systemsはベースとプロセッサで構成されるデバッグボードをリリースしました。ブロック付きの写真バージョン。カスタムバージョンは若干異なります。ベースボードのパッケージバンドルはタスクに合わせて選択できますが、最大構成では、ベース+プロセッサボードのコストは許容範囲内です。











ソフトウェア・バンドルが含まれています：

•アセンブラ

•Cコンパイラ

•機能モデル

•ライブラリ

•IDE Geanyのためのデバッガ

•OS FreeRTOS

•プログラム例

•プロッタ



あなたがこの記事を気に入った場合はPSが、大音量にもかかわらず、私は続編プログラミングプロセッサを書くことができ、レビューのCPU R1とマルチセルラープロセッサで高性能システムを構築する原則。



UPD： popcntアルゴリズムの実行時間をチェックするプログラムは、サイトwww.strchr.com/crc32_popcntから取得されます。。既に記事で述べたように、ハードウェアレベルで実装された特定の命令を必要とするIntelプロセッサのpopcntテストを実装するための他の高速アルゴリズムがあります。マルチセルラーアーキテクチャの機能を評価するために、Table and Bit hacksアルゴリズムが採用されました。



UPD2：図2を更新。add @ 3、@ 2コマンドは2行にまたがる必要があり、mpy @ 4、@ 3コマンドは期間が短縮されました。それに対する議論は以前に準備ができていたので、段落の全体の長さも短くなりました。mpyコマンドもmulに置き換えられました。



UPD3：各セルには、64チーム用のバッファーが含まれています。セルによる段落命令の選択は実行と並行して継続され、次の段落の選択は、その遷移のアドレスがわかっている場合にのみ開始できます。